SU991504A1 - Адресный формирователь - Google Patents

Description

(54) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ

Изобретение относитс  к запоминаю-) щим устройствам и может быть исполь-.. зовано при создании БИС на МДП-транзисторах .

Известны адресные формирователи, содержащие триггер-фиксатор на дес ти транзисторах с выходными и управл ю- 1ДИМИ шинами и два транзистора р.азбаланса , соединенные с входноп шиной и шиной опорного потенциала 1.

Недостатками данных адресных формирователей  вл ютс  низка  ладежность и большое потребление мощности в статическом режиме.

Наиболее близким техническим решением к изобретению  вл етс  адресный фор 1ирователь, содержащий триггер-фиксатор на дес ти транзисторах, .три конденсатора, одиннадцатый и двенадцатый транзисторы разбаланса, тринадцатый, четырнадцатый и п тнадцатый отсекающие тpaнзиcтopы причем истоки первого, второго, третьего, четвертого, одиннадцатого и двенадцатого транзисторов соединены с общей шиной, затворы п того и седьмого транзисторов соединены с истоком шестого и стоком первого транзисторов,затворы восьмого и дес того транзисторов соединены с истоком дев того

и стоком четвертого транзистора, затвора первого и второго транзисторов соединены со стоками одиннадцатого и третьего транзисторов и истоком восьмого, затворы третьего и четвертого транзисторов соединены со стоками второго и двенсщцатого транзисторов и истоком седьмого, стоки седьмого и восьмого транзисторов соединены с первой управл пощей шиной, стог ки п того и дес того транзисторов соединены с третьей управл  одей шиной , затворы шестого и дев того транзисторов соединены со второй

управл ющей шиной, а их стоки - с шиной питани , исток п того транзистора соединен с выходной шиной пр мого адресного сигнала, исток дес того транзистора соединен с выходной ши20 ной инверсного адресного сигнала, затвор одиннадцатого транзистора соединен с первой обкладкой первого конденсатора и стоком четырнадцатого /транзистора, затвор двенадцатого

25 транзистора соединен с первой обкладкой второго конденсатора и стокс л п тнадцатого транзистора, вторые обкладки первого и второго конденсаторов соединены с четвертой управлпю30 щей шиной, затворы тринадцатого, четырнадцатого и п тнзщцатого транзисторов соединены с п той управл ющей шиной, истоки четырнадцатого и тринадцатого транзисторов сое-динены с первой обкладкой третьего конденсатора , втора  рбкладка третьего конде сатора соединена с шиной питани , исток п тнадцатого транзистора соединен с шиной опорного потенциала, сток тринадцатого транзистора - с входной адресной шиной С2. Недостатком этого формировател   вл етс  то, что он потребл ет большую мощностьво включенном состо нии так как присутствуют цепи прохождени  активного тока от первой управл ющей шины через седьмой и двенадцатый транзистор, либо через вось мой и одиннадцатый транзисторы. Целью изобретени   вл етс  снихсение потребл емой формирователем , мощности. Поставленна  цель достигаетс  тем что в адресный формирователь, содержащий ВДП-транзисторы, причем стоки и затворы первого и второго переключающих транзисторов соединены по триггерной схеме, истоки первого и второго транзисторов обратной св зи подключены соответственно к стокам первого и второго переключающих тран зисторов, истоки которых и истоки входного, опорного, первого и второг управл ющих транзисторов соединены с шиной нулевого потенциала; затворы первого и второго переключающих тран зисторов подключены соответственно к затворам первого и второго управл ющих транзисторов, стоки которых соединены соответственно с истоками первого и второго нагрузочных транзисторов , стоки которых подключены к шине питани , стоки первого и второго транзисторов обратной св зи объ динены и  вл ютс  первым управл ющим входом формировател , а затворы подключены соответственно к стоку первого и затвору третьего управл ющих транзисторов и к стоку второго и зат вору четвертого управл ющих транзисторов ., затвор опорного транзистора соединен с шиной опорного напр жени  затвор входного транзистора  вл етс  первым адресным входом формировател , вторым адресным входом и выходом которого  вл ютс  соответственно истоки третьего и четвертого управл  щих транзисторов, стоки которых и затворы первого и второго нагрузочны транзисторов  вл ютс  соответственно вторым и третьим управл ющими входам формировател , введены третий и четве тый транзисторы обратной св зи, истоки которых подключены соответствен но к стоку входного транзистора и к стоку опорного транзистора, затворы соответственно к стокам первого и второго управл ющих транзисторов, а стоки - соответственно к затворам первого и второго переключающих транзисторов . На фиг.1 приведена принципиальна  схема предложенного формировател ; на фиг.2 - временные диаграммы, по сн ющие его работу. На фиг.1 обозначены шина 1 нулевого потенциала, шина 2 питани --первый 3, второй 4 и третий 5 управл ющие входы формировател , шина 6 опорного напр жени , первый 7 и второй 8 адресные входы формировател  и выход 9 формировател . Предложенный адресный формирователь содержит (фиг.1) первый 10 и второй 11 переключающие транзисторы, первый 12 и второй 13 транзисторы обратной св зи, входной 14 транзистор, опорный 15 транзистор.первый 16 и второй 17 управл ющие транзисторы, первый нагрузочный транзистор 18, третий 19 и четвертый 20 управл ющие транзисторы, второй нагрузочный транзистор 21, третий 22 и четвертый . 23 транзисторы обратной св зи. На фиг.2 изображены временные диаграммы напр жений Uij, 04 5 соответственно на первом, втором и третьем управл ющих входах формировател  и напр жени  U на первом адресном входе формировател . Параметры транзистора 10 {фиг.1) выбираютс  равными параметрам транзистора 11, параметры тоанзисторов 12 и 13, 19 и 20, 18 и 21, 16 и 17, 22 и 23, 14 и 15 также попарно равны между собой. . Предложенный адресный формирователь работает следующим образом. В исходном состо нии напр жение на входах 3 и 4 равно нулю, на входе 5 - высокое напр жение, равное, либо превышающее напр жение на шине 2 питани . Пусть напр жение на входе 5 равно напр жению на шине питани  и ; тогда в исходном состо нии затворы транзисторов 12 и 13 булут зар жены до напр жени  (и е V - пороговое напр жение МДП-транзистора . Через открытие транзисторы 19,20, 12 и 13 напр жение на входе 8 и входе 9 и на затворах транзисторов 10 и 11 установитс  равным на пр жению на входах 4 и 3 соответственно , т.е. будет равно нулю. Напр жение на шине 6 опорного напр жени  посто нно и равно полусумме напр жений логического нул  и единицы на входе 7. Дл  правильной работы адресного формировател  напр жение на шине опорного напр жени  должно превышать пороговое напр жение МДП-транзистЪра. Напр жение на входе 7 должно установитьс  равным уровню погичес :с го

нул , либо единицы до по влени  высокого напр жени  на входе 3. Пусть г например, на входе 7 имеет место низкое напр жение, соответствующее логическому нулю.

В момент времени t (фиг.2) на входе 3 (фиг.1) по вл етс  импульс

-напр жени , и; напр жение на входе 5 в этот момент уменьшаетс  до нул . Через открытые транзисторы 12 и 13 затворы транзисторов 11 и 10 зар жаютс , а через транзисторы 23, 15 и 22, 14 разр жаютс .

При равных токах зар да затворов транзисторов 10 и 11 ток разр да затвора транзистора 11 больше тока разр да затвора транзистора 10, так как на затворе транзистора 15 напр жение больше, чем на затворе транзистора 14, и транзистор 15 имеет большую проводимость. Поэтому затвор транзистора 10 зар жаетс  быстрее до напр жени , больше порогового УТ , чем затвор транзистора 11 При этом открытый транзистор 10 увеличивает ток разр да затвора транзистора 11, открытый транзистор 16 разр жает затворы транзисторов 12 и 22, уменьша  тем самым ток зар да транзистора 11 и ток разр да затвора , транзистора 10. К триггерной по ложительной обратной св зи между тразисторами 10 и 11 прибавл етс  положительна  обратна  св зь, охваты1вающа  транзисторы 22 и 23, что ускор ет процесс переключени . Разница напр жений на затворах транзисторов 10 и 11 лавинообразно нарастает. В конце процесса переключени  напр жение на затворах транзисторов 10 и 13 соответствует высокому уровню, на затворах транзисторов 11 и 12 напр жение равно нулю. В момент времени t. (фиг.2) подаетс  импульс напр жени  на вход 4. Так как транзистор

19(фиг.1) закрыт, а транзистор 20 открыт, то через открытый транзистор

20выход 9 зар жаетс  до напр жени  входа 4. Напр жение на входе 7 уже в момент времени t (фиг.2) может иметь произвольное значение, не вли   на работу адресного формировател , так как транзистор 22 (фиг.1) закрыт, и прохо)сдение тока по цепи вход 3 - транзистор 13 - транзистор 22 - транзистор 14 -шина 1 исключаетс .

В момент времени фиг.2) напр жение на входах 3 и 4 уменьшаетс  до нул , а на входе 5 возрастает до Uy,. Адресный формирователь переходит в исходное состо ние.

При высоком логическом уровне на входе 7 в момент времени t (фиг.2; затвор транзистора 11 (фиг.1) зар жаетс  быстрее затвора транзистора 10, так как проводимость транзистора 15 меньше проводимости транзистора

14. По цеп м положительной обратной св зи .через затворы транзисторов 11, 13 и 23 разница напр жений на затворах транзисторов 10 и 11 усиливаетс . В конце процесса переключени  (фиг.2) напр жение на затворах транзисторов 11 и 12 (фиг.1) соответствует высокому уровню, а на затворах транзисторов 10 и 13 равно нулю.

Так как транзисторы 10,13 и 23

0 закрыты, то прохождение тока в цепи вход 3 - шина 1 исключаетс . Смена логического уровн  на входе 7 (фиг.2) также не вли ет на работу адресного формировател , так как нулсьое напр 5 жение на затворе транзистора 10 (фиг.1) удерживаетс  транзистором 11.

С приходом импульса на вход 4 в момент времени .t (фиг. 2) напр жение на выходе 9 остаетс  равным нулю , а на входе 8 увеличиваетс  до

0 напр х ени  на входе 4.

Итак, введение транзисторов 22 и 23 позвол ет снизить мощность, потребл емую адресным формирователем в включенном состо нии по цепи вход

5 3 - транзистор 12 - транзистор 23 транзистор 15 - шина 1, либо по цепи вход 3 - транзистор 13 - транзистор 22 - транзистор 14 - шина 1, так как после срабатывани  адресного

0 формировател  один из транзисторов в каждой из пар 12 и 23, 13 и 22 оказываетс  закрытым.

При этом предложенный формирователь имеет малое врем  удержани  нап

5 пр жени  на входе 7 на истинном логическом уровне, как и известный Кроме того, транзисторы 22 и 23 . образуют дополнительную положительную обратную св зь, ускор ю1цую про0 цесс переключени  предложенного адресного формировател , что увеличивает его быстродействие. I

Технико-экономическое преимущество предложенного адресного формирова5 тел  заключаетс  в том, что он потребл ет меньшую мощность, чем известный , при высоком быстродействии.

Claims (1)

1. Формула изобретени 

   Адресный формирователь, содержаий МДП-транзисторы, причем стоки и затворы первого и второго переключающих транзисторов соединены по триггерной схеме, истоки первого и второго транзисторов обратной св зи подключены соответственно к стокам rtepBoro и второго переключающих транзисторов, истоки которых и истоки входного, опорного, первого и второго управл ющих транзисторов соеинены с шиной нулевого потенциала, затворы первого и второго переключающих транзисторов подключены соответственно к затворам первого и второго управл ющих транзисторов, которых соединены соответственно в истоками первого и второго нагрузочных транзисторов, стоки которых подключены к,шине питани , стоки пер вого и второго транзисторов обратной св зи объединены и  вл ютс  первым управл ющим входом формировател , а затворы подключены соответственно к стоку первого и затвору третьего управл кхцих транзисторов и к стоку второго и затвору четвертого управл ющих транзисторов, затвор опорного транзистора соединен с шиной опорного напр жени , затвор входного транзистора  вл етс  первым адресным входом, формировател , вторым адресным входом и выходом которого  вл ютс  соответственно истоки третьего и четвертого управл клцих транзисторов , стоки котсэршс и затворы первого и второго нагрузочных транзисторов  вл ютс  соответственно вторым и треч тьим управл ющими входами формировател  , отличающийс  тем, что, с целью снижени  потребл емой формирователем мощности, в него введены третий и четвертый транзисторы обратной св зи, истоки которых подключены соответственно к стоку входного транзистора и к стоку опорного транзистора, затворы - соответственно к стокам первого и второго управл ющих транзисторов, л стоки - соответственно к затворам первого и второго переключающих транзисторов. Источники информации, прин тые во внимание при экспертизе 1.Электроника, 1978, 7, с.36. 2, Электроника, 1977, 9, с.52 {прототип).

   n

   Ut,