SU955192A1 - Адресный формирователь - Google Patents

Description

Изобретение отнаситс  к вычислительной технике и может быть исполь-; зовано в интегральном полупроводниковом динамическом запоминакжцем устройстве с произвольной выборкой данных.

Известен адресный фО 1ирователь, содержащий разбалансированный триггер , к каждому из плеч которого под-, ключены нагрузочные транзисторы, и к рдному из плеч которого подключен транзистор ввода адреса, элемент пред-Г зар да, элемент разр да и выходной буфер 1 .

Недостатком такой схемы адресного формировател   вл етс  ее невысока  надежность в работе из-за разбаланса в триггере, который зависит от разброса технологических параметров.

Наиболее близким к предлагаемому техническим решением  вл етс  гщресшли формирователь, содержащий переключаилций элемент, элемент ввода адреса, элемент предзар да и выходной буфер.

Переключающий элемент содержит первый и второй переключаюпще транзисторы , третий-и четвертый нагрузочные транзисторы, п тый и шестой управл ющие транзисторы. Сток первого

транзистора соединен с затвором второго транзистора,с истоком; третьего транзистора, с затвором шестого транзистора и образует левое плечо триггера , сток второго транзистора сое- . динен с затвором первого транзистора, с истоком .четвертого транзистора, с затвором п того транзистора и образует правое плечо триггера.

10

Стони нагрузочных транзисторов рбъедийеный образуют первый управл ющ- К вход адресного формировател  Ф1. Затвор третьего транзистора соединен со стоком п того транзистора, з.атвор

15 четвертого транзистора соединен со стоком шестого транзистора. Истоки первого, второго, п того и шестого транзисторов подсоединены к общей шине. К плечам триггера подключен

20 элемент вводе1 адреса, который содержит седьмой и восьмой управл кщие транзисторы, дев тый и дес тый входные транзисторы, одиннадцатую,и двенадцатую емкости, разр жалощий тран25 зистор, зар жа1а1ций транзистор, п тнадцатый и шестнадцатый транзисторы . Затвор каждого из управл ющих транзисторов соединен со стоком одного из входных транзисторов и верх30 ней обкладкой одной из емкостей.

Стоки управл ющих транзисторов подключены к плечам триггера. Исток одного из входных транзисторов образует вход адресного, а исток другого - вход опорного сигнала. Затвор четырнадцатого транзистора соединен с ИСТОКОМ п тнадцатого.и стоком шестнадцатого транзисторов, исток четырнадцатого транзистора соединен с затворами тринадцатого и шестнадцатого транзисторов и с первым управл ющим входом адресного формировател . Стоки тринадцатого и четырнадцатого транзисторов соединены с нижними обкладками одиннадцатой и двенадцатой емкостей. Сток п тнадцатого транзистора соединен с источником питани . Затворы дев того и дес того транзисторов соединены с входом элемента предзар да и образуют второй управл ющий вход адресного формировател  Ф 2. Истоки транзисторов седьмого , восьмого, тринадцатого и шестнадцатого соединены с общей шиной.

Стоки п того и шестого транзисторов соединены с соответствующими входами элемента предзар да и входами вцходного буфера, который имеет два выхода - пр мой и инверсный и управл ющий вход сигнала Ф 3 2 .

Недостатком такой схемы адресного формировател   вл етс  чувствительность задержки прохождени  .сигнала зерез адресный формирователь н входному адресному сигналу из-за протекани сквозного тока через третий и седьмой транзисторы в момент подачи первого управл ющего сигнала Ф1 йри входном адресном сигйале на стоке дев того транзистора равном 1 и отсутстви  этого сквозного тока О сигнале на входе.

Этот недостаток понижает надежность работы адресного формирователи и усложн ет услови  синхронизации запоминающего устройства, в котором он может быть применен.

Цель изобретени  - повышение надежности путем обеспечени  нечувствительности задержки прохожде.ни  сигна ла через адресный формирователь к вkoднoмy сигналу адреса, а также повышение быстродействи .

Поставленна  цель достигаетс  тем что в адресный формирователь, содержащий пере ключ акаций элемент, элемент ввода адреса, элемент предзар да и выходной буфер, введены два разделит тельных транзистора, включенных между нагрузочными и управл ющими транзисторами переключак дего элемента-, введен элемент разр да, содержащий . транзисторы зар да, разр да, включени  и сброса, у которых затвор транзистора разр да соединен с истоком транзистора.включени  и стоком транзистора сброса, истоки транзисторов разр да и сброса соединены с.общей

шиной, сток транзистора разр да соединен с истоком транзистора зар да и соединен с истоками ключевых и управл ющих транзисторов переключающего элемента. Стоки транзисторов зар да и включени  соединены с.шиной питани . Затвор транзистора включени  соединен с первым управл ющим входом адресного формировател , затворы транзисторов зар да и сброса соединены с вторым управл ющим входом адресного фор иройател . А также элемент ввода адреса содержит два транзистора, соединенных по схеме триггера, плечи которого образуют выходы элемента ввода адреса, два входн ых транзистора, транзисторы управл ющий , включени  и сброса, у которых оток транзистора включени  соединен с затвором одного из входных транзисторов и образует вход опорного сигнала, затвор второго входного транзистора образует вход адресного. сигнала. Сток каждого из входных транзисторов подключен к одному из истоков транзисторов, образующих триггер , истоки входных транзисторов соединены со стоком управл ющего транзистора , затвор которого соединен с истоком транзистора включени  и со стоком транзистора сброса. Затвор транзистора включени  соединен с первым управл ющим входом адресного формировател , затвор транзистора сброса соединен с вторым управл ющим входом .адресного формировател . Истоки транзисторов управл кнцего и сброса соединены с общей шиной.

На фиг.1 изображена схема адресного формировател  на фиг.2 - временные диаграммы работы адресного формировател .

Адресный формирователь содержит переключающий элемент, элемент разр да , элемент ввода адреса, элемент предзар да и выходной буфер. Переключающий элемент содержит первый i и второй 2 переключаклцие транзисторы , третий 3 и четвертый 4 нагрузочные транзисто1ХЛг п тый 5 и шестой 6 управл ющие транзисторы, седьмой 7 и восьмой 8 разделительные транзисторы . Сток первого транзистора соединен с затворами второго и шестого и с истоком третьего транзистора. .Сток второго транзистора соединен с затворами первого и п того и с истоком четвертого транзисторов. Исток седьмого транзистора соединен с затвором третьего транзистора, исток восьмого транзистора соединен с затвором четвертого.транзистора. Стоки п того и седьмого транзисторов соединены с первым выходом элемента предзар да, стоки шестого и восьмого транзисторов соединены с вторым выходом элемента предзар да . Затворы седьмого и восьмого транзисторов соединены с источником питани . Стоки третьего и четвертого транзисторов объединены и образуют первый управл ющий вход адресного формировател  Ф 1. Элемент разр да содержит транзисторы зар да 9, разр да 10, включени  11 и сброса 12, у которых затвор транзистора разр да соединен с истоком транзистора включени  и стоком транзистора сброса. Сток - транзистора раз р да соединен с истоком транзистора зар да и s истоками переключающих и управл ющих транзисторов переключак дего элемента. Стоки транзисторов включени  и зар да соединены с источником питани . Истоки транзисторов разр да и сброса соединены с общей шиной. Затвор транзистора включени  соединен с первым уп , равл ющим входом адресного формиро .вател . Затворы транзисторов зар да и сброса соединены с входом элемента предзар да и образуют второй управл ющий вход адресного формировател  Ф 2. Элемент ввода адреса содер жит отри надцатый 13 и четырнадцатый 14входные транзисторы, п тнадцатый 15и шестнадцатый 16 транзисторы, со диненные в виде триггера, плечи которого образуют выходы элемента ввода .адреса, транзисторы управл ющий 17, включени  18 и сброса 19. Сток транзистора включени  соединен с зат вором четырнадцатого входного транзистора и образует вход опорного сигнала, сток каждого из входных транзисторов соединен с истоком одного из транзисторов, образующих триггер. Истоки входных транзисторов соединены со стоком управл ющего . транзистора, затвор которого соединен с истоком транзистора включени  и со стоком транзистора сброса. Затвор транзистора включени  соединен с первым управл ющим входом, затвор транзистора сброса - с управл ющим входом адресного формировател . Истоки транзисторов сброса и управл ющего соединены с общей пшной Затвор тринадцатого входного транзистора образует адресный вход форми ровател . Выходы элемента ввода адае са соединены с выходами э емента предзар да и с входами выходного буфера именадезх) два выхода - пр мой U.gyji и инверсный tfgy и третий управл ю1чий вход сигнала ФЗ. В исходном состо нии на первом и третьем управл ющих входах установл низкий уровень напр жени  сигналов Ф1 и ФЗ, на втором управл ющем вход высокий уровень напр жени  сигнгша Ф2. Транзисторы 9,12 и 19 - наход т с  в открытом состо нии, на выходах элемента предзар да установлен высо кий уровень напр жени . Узлы 20-24 зар жены .до высокого уровн  напр жени ,, в узлах 25-28 установлен нулевой уровень напр жени . На адресный вход подан адресный сигнал и ex.. На вход опорного сигнала nqдан опорный сигнал U , величина которого равна где ITg , Ug - соответственно максимальное значение уровн  О, и минимальное значение уровн  1 входного адресного сигнала.: При входном адресном сигнале равном единице, т.е. 2,4 вг , узел :28 зар жаетс  до напр жени  V2g Ue)c -V-r Uon-Vf где VT- пороговое напр жение транзистора, поэтому транзистор 14 закрыт rid цепи истока. В начале рабочего интервала высокий уровень сигнала Ф2 снимаетс , транзисторы .9, 12 и 19 переход т в закрытое состо ние , выключаетс  элемент предзар да и подаетс  высокий уровень сигнала, Ф1. Транзистор 18 открываетс  и на затворе транзистора 17 устанавливаетс  напр жение опорного источника, транзистор 17 переходит в провод щее состо ние и начинает разр жать узел 28. Размеры транзисторов 15,16 13, 14 и 17 выбраны таким образом, чтобы транзистор 14 продолжал оставатьс  в закрытом состо нии. Одновременно через открытые транзисторы 3 и 4 начинаетс  зар д узлов 20 к 21., При этом за счет бутстрапчуго действи  емкостей затвор канал транзисторов 3 и 4 напр жение в узлах 24 и 25 повышаетс  и транзисторы 7и 8 оказываютс  закрытыми по цепи i истока. Через открытые транзисторы 15,13 и 17 начинаетс  разр д узла 23, Суммарна  етлкость в узле 23, к которому подключены стоки транзйс торов 6,8 и 15, выход элемента предзарйда . Вход выходного буфера и затвор транзистора 16 во много;-.раз больше емкости в узле 25, к которому подключен исток транзистора 8 и затвор транзистора 4. . Поэтому небольшое уменьшение потенциала в узле 23 приводит к резкому уменьшению потенциала в узле 25, Транзистор 14 продолжает .оставатьс  в закрытом состо нии, поэтому узел 22 .не разр жаетс  и потенциал в узле 23 остаетс  высоким. К этому м(1енту времени через открытый транзистор 11 на затворе разр жающего транзистора 10 устанавливаетс  высокий уровень напр жени , транзистор 10 переходит в открытое состо ние и начи.нает разр жать общий узел 26. 8следствие понижени  потенциала в узле 25, проводимость нагрузочного транзистора 4 оказываетс  меньше , чем проводимость нагрузочного транзистора 3, узел 21 разр жаетс  а узел 2& остаетс  зар женньлм до высокого уровн  напр жени , происходит ускоренный разр д узлов 23 Ч 25, через открытые транзисторы б и. 10, а в узлах 22 и 24 сохран ютс  высокие уровни напр жени . После разр да узла 23 транзистор 14 выходит из закрытого состо ни , поскольку н его истоке в узле 28, устанавливаетс  нулевой уровень напр жени . Однако разр д узла 22 через транзисторал 16,14 и 17 не происходит благодар  закрытому состо нию тра.нзистора 16, на затворе которого устанавливаетс  чулевой уровень напр жени .

В результате на входах выходного буфера,, подключенных кузлам 22 и 23, устанавливаетс  разностный сигнал, соответствующий входному адресному сигналу Ugx. После этого подаетс  высокий уровень сигнала Ф 3 и на выходах выходного буфера устанавливаютс  соответствующие выходные сигналы   Овых . По истечении необходимого времени вьщержкн адреса высокие уровн  сигналов Ф1 и ФЗ снимаютс  и подаетс  высокий уровень сигнала Ф2, адресный формирователь переходит в исходное состо ние.

Работа адресного формировател  при нулевом адресном сигнале на ег9 входе аналогична работе при единичном входном сигнале.

Claims (2)

1.Патент США 4677031,

кл. G 11 С 7/00, опублик. 1978.

2.Электроника, 1977, № 3, с.4855 (прототип).

J ij

Г

:§§: 5

« 1