SU1047314A1 - Адресный формирователь - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может найти применение при разработке МОПинтегральных схем запоминающих устройств . Известна адресна  буферна  схема, содержаща  первый и второй инвертор- ные каскады с бутстрепными нагрузкам а также две пары выходных транзисторов , включенных последовательно между шиной питани  и внутренней шиной земли. Затвор выходного транзистора, сток которого подключен к шине питани  .в одной паре, и затвор выходного транзистора, исток которого подключен к внутренней шине земли в другой паре выходных транзисторов, подключе ны к выходу одного инверторного каскада с бутстрепной нагрузкой. Выходные шины подключены к общему переход между выходными транзисторами в парных соединени х этих транзисторов. Недостатком этой буферной схемы  вл етс  низкое быстродействие, св занное с низкой скоростью нарастани  и спада потенциалов на выходных шина из-за медленного формировани  сигналов управлени  выходными транзистора ми бутстрепными инверторньп каска- дами, дл  которых эти выходные транзисторы представл ют значительную ем костную нагрузку. Наиболее близкой к предлагаемому техническому решению  вл етс  адресна  буферна  схема, содержаща  МОПтранзисторы , выходной узел, внутренние узлы, причем два последних  вл ютс  также выходами схемы соответственно инверсным и пр мым, шину общего потенциала и шину питани . Первый транзистор обедненного типа, сто которого подключен к шине питани , вместе с вторым транзистором обогаще ного типа, исток которого подрслючен к пмне общего потенциала, затвор - к входному узлу, сток - к истоку и зат вору первого транзистора,образуют инверторный каскад. Второй инверторный каскад состоит из третьего транзистора обедненного типа, сток которого подключен к шине питани , и чет вертого транзистора обогащенного типа , исток которого подключен к шине общего потенциала, затвор - к выходу первого инверторного каскада - узлу, соедин ющему затвор и исток первого транзистора и сток второго транзистора , а сток подключен к затвору и и току третьего транзистора в узле выходе второго инверторного каскада. Третий инверторный каскад содержит п тый транзистор обедненного типа, сток которого подключен к шине питани , и шестой транзистор обогащенного типа, исток которого соединен с шиной общего потенциала, затвор - с выходом второго инверторного каскада, сток - с затвором и истоком п того транзистора в выходном узле третьего инверторного каскада. Выход подключен к шине питани  через седьмой транзистор обедненного типа, затвор которого подключен к выходу третьего инверторного каскада, к шине общего потен1щала через восьмой транзистор обогащенного типа, затвор которого соединен с выходом второго инверторного каскада. Выход подключен к шине питани  через дев тый транзистор рбедненного типа, затвор которого подключен к выходу второго инверторного каскада, к шине общего потенциала через дес тый транзистор обогащенного типа, затвор которого соединен с выходом третьего инверторного каскада. Недостатком этой адресной буферной схемы  вл етс  низкое б1ж:тродействие. Целью изобретени   вл етс  увеличение быстродействи  адресного формировател  . Поставленна  цель достигаетс  тем, что адресные формирователь, содержащий дес ть МОП-транзисторов, затвор и исток первого транзистора подключены к стоку второго транзистора, затвор которого соединен с входной шиной, а сток соединен с затвором четвертого транзистора, сток которого подключен к затвору и истоку третьего транзистора , исток которого соединен с затвором шестого транзистора, сток которого соединен с затвором и истоком п того транзистора, затвор седьмого транзистора подключе к стоку шестого транзистора, исток соединен со стоком восьмого транзистора и выходом инверсного сигнала, затвор дев того транзистора подключен к стоку четвертого транзистора, исток соединен со стоком дес того транзистора и с выходом пр мого сигнала, стоки первого, третьего, п того, седьмого и дев того транзисторов подключены к шине питани , истоки второго, четвертого , шестого, восьмого и дес того транзисторов подключены к шине общего потенциала, дополнительно содержит одиннадцатый, двенадцатый, тринадцатый и четырнадцатый МОП-транзисторы , затворы одиннадцатого и двенадцатого транзисторов соединены со стоком четвертого транзистора, затворы тринадцатого и четырнадцатого транзисторов соединены со стоком шес того транзистора, исток двенадцатого и сток четырнадцатого транзисторов подключены к затвору восьмого транзистора , сток .одиннадцатого и исток тринадцатого транзисторов подключены к затвору дес того транзистора, стоки двенадцатого и тринадцатого транзисторов соединены с шиной питани , истоки одиннадцатого и четьгрнадцатого транзисторов соединены с шиной общего потенциала.

На чертеже изображена принципиальна  схема адресного формировател ,содержащего транзисторы 1-14, вход 15 формировател , внутренние узлы 1622 , причем узлы 19 и 20  вл ютс  также выходами формировател  соответственно инверсным и пр мьм, шину общего потенциала 23 и шину питани  24.

Транзистор 1 обедненного типа, сток которого подключен к шийе питани  24, вместе с транзистором 2 обогащенного типа, исток которого подключен к шине общего потенциала, затвор - к входу 15, сток - к истоку и затвору транзистора 1, в узле 16 образуют первый инверторньй каскад. Второй инверторный каскад состоит из тралзистора 3 обедиенногр типа, сток которого подключен к шине питани  24, и транзистора 4 обогащенного типа, исток которого подключен к шине общего потенциала, затвор - к выходу первого инверторного каскада 16, а сток подключен к затвору и истоку транзистора 3 в узле 17 - выходе второго инверторного каскада. Третий инверторньй каскад содержит транзистор 5 обедненного типа, сток которого подключен к шине питани  24, и транзистор 6 обогащенного типа, исТок которого соединен с шиной общего потенциала, затвор - с выходом 17 второго инверторного каскада, сток с затвором и истоком транзистора 5 в узле 18 - выходном узле третьего инверторного каскада. Инверсный вькод 19 подключен к шине питани  24 через транзистор 7, затвор которого Аоключен к выходу третьего инверторного

каскада - к узлу 18, к шине общего потенциала через транзистор 8 обогащенного типа. Пр мой выход 20 подключен к шине питани  24 через транзистор 9, затвор которого подключен к выходу второго инверторного каскада - узлу 17, к шине общего потенциала через транзистор 10 обогащенного типа. Стоки транзисторов 12 и 13 обогащенного типа подключены к шине питни  24, истоки транзисторов 11 и 14 подключены к шине общего потенциала Затворы транзисторов 13 и 14 соединены между собой и со стоком транзистора 6 - выходом 18 третьего инверторного каскада. Затворы транзистров 11 и 12 соединены ме ду собой и. со стоком транзистора 4 - выходом 17 второго инверторного каскада. Исток транзистора 13 и сток транзистора 11 соединены между собой и с затвором транзистора 10 в узле 21. Исток транзистора 12 и сток транзистора 14 соединены между собой и с затвором транзистора 8 в узле 22. .

В работе формировател  при переходе на входе от высокого к низкому и от низкого к высокому уровн м нет существенного различи , поэтому ниже описаны переходные процессы формировател , вызываемые первым переходом - при повьш1ении напр жени  на зходе 15. До повышени  напр жени  уровень входного напр жени  низкий и тока через транзистор 2 обогащенного типа нет. Благодар  этому выходное напр жение первого инверторного каскда в его выходном узле 16 высокое, включающее транзистор 4 - активный прибор второго инверторного каскада, который имеет поэтому низкое значение выходного напр жени , приложенного к затворам транзисторов 6, 11 12, 9. Третий инверторный каскад инвертирует этот уровень и включает транзисторы 13, 14, 7. Транзисторы 7 и 9 могут быть как приборами обедненного типа, так и приборами обогащенного типа.

Дл  получени  максимально высокого быстродействи  при умерепном потреблении мощности более предпочтительным  вл етс  выполнение их как приборов обогащенного типа с малым почти нулевым пороговым напр жением и малым вли нием подложки на пороговое напр жение. В этом последнем случае транзисторы 9, 11, 12 не провод т

510

тока, а транзисторы 7, 13, 14 вклю- , чены К затвору транзистора 8 при провод щем транзисторе 14 и непровод щем транзисторе 12 приложено напр жение равное потенциалу общей шины, при котором транзистор 8 обогащенного типа не проводит. Поскольку на затворе транзистора 7 высокий потенциал, то выходное напр жение инверсного выхода высокое. При непровод щем транзисторе 11 транзистор 13 поддерживает в узле 21 высокое напр жениеj включающее транзистор 10, св занный затвором с этим узлом. Поэтому на его стоке - пр мом выходе 20 - низкое напр жение уровн  общей шины, поскольку тока через транзистор 9 нет,С момента по влени  положительного напр жени  высокого уровн  на затворе транзистора 2 напр жение на его стоке падает приближа сь по своему уровню к потенциалу общей щины. Это падение напр жени  запирает транзистор 4, вызыва , в свою очередь, возрастание выходного напр жени  второго инверторного каскада в узле 17 до высокого значени , равного потенциалу шины питани  24. Вместе с отпиранием этим высоютм напр жением транзистора; 6 перестают проводить ток транзисторы 13, 14, 7, управл ющиес  с выхода 18 третьего инверторного. каскада со спадающим уровнем напр жени . Одновременно с этим по мере увеличени  потенциала в узле 17 транзисторы 11, 12, 9 ввод тс  в провод щее состо ние. Транзистор 11 разр жает затвор транзистора 10, устран   преп тствие дл  зар да пр мого выхода 20 транзистором 9., Транзистор 12 зар жает затвор транзистора 8 дл  сброса на общую щину зар да в узле 19 - инверсном выходе адресного формировател . Вьпшючающийс  в это врем  транзистор 7 не преп тствует этому сбросу. По истечении времени установлени  напр жений в узлах схемы потенциал инверсного выхода 19 низкий, а пр мого выхода 20 высокий . Величина этого высокого потенциала определ етс  пороговьи напр .женией транзистора 9. Поэтому дл  него желательно значение порогового напр жени ,, близкое к нулю, при котором он еще не проводит, и низкое значение коэффициента вли ни  подложки на пороговое напр жение. Отсутствие или мала  величина сквозного тока, через транзисторы 7 или 9 и 8 или 10

146

позвол ет увеличить проводимость этих транзисторов до величины, которую требует высокое быстродействие. При этом почти не увеличиваетс  нагрузка на управл ющий транзистором инверторный каскад, поскольку одновременно с ростом напр жени  на его затворе происходит возрастание напр жени  на его истоке. За счет работы в течение всего зар да в пологой области характеристики затвор имеет емкость только относительно истока (если не считать небольшую емкость в области стока за счет боковой диффузии ). Но, несмотр  на значительную величину этой емкости, в течение зар да разность потенциалов между ее электродами почти, не измен етс , происходит лишь почти параллельное , смещение их в сторону высоких значений . Транзистору 3 не требуетс  зар жать эту полную емкость затвора транзистора 9. Более того, при небольшом первоначальном зар де затвора транзистора 9 он становитс  провод щим , напр жение на его истоке за счет этого возрастает, способству  за счет емкости затвор - исток повышению потенциала на затворе транзистора 9. По этой же причине не вызывает замедлени  зар да подключение к узлу 17 транзистора 12 обогащенного типа. Благодар  усилительным свойствам МОП-транзисторов управл ющий разр дом выходного узла 20 транзистор ,10 при обеспечении высокой скорости разр да имеет величину входной емкости , намного меньшую емкости выходного узла 20.

По этой же причине управл ннций разр дом затвора транзистора 10 транзистор 11 может иметь также намного меньшую входную емкость при о,бесп.ечении высокой скорости разр да, чем транзистор 10. Эта маленька  емкость затвора транзистора 11 в совершенно незначительной степени увеличивает нагрузку управл ющего инверторного каскада. В практическом случае она может иметь в дес ть раз меньшее значение , чем у транзистора 10. Это значительно снижает емкость, св занную с выходами управл ющих инверторных каскадов, в большей степени увеличива  как скорость нарастани , так и скорость спада напр жени  в них. Благодар  увеличению этой скорости управление инверторными каскадами выходных транзисторов становитс  значительно более быстродействующим, соответственно повышающим скорость переключени  в выходных узлах адресного, формировател . Дополнительно введенные транзисторы обеспечивают благодар  их усилительным свойствам большую скорость переключени  напр жений на затворах разр жающих выходные.узлы транзисторов при размерах их каналов

во много раз меньших размеров каналов этих вы годных транзисторов. Их конкретные размеры могут отличатьс  более чем в дес ть раз. Это не только уменьшает нагрузку на управл ющие инверторные каскады, увеличива  скорость переключени  на их выходах, но и вызывает только малое увеличение площади кристалла, занимаемой такими адрёсныьот формировател ми.

Claims (1)

1. во много раз меньших размеров каналов этих выходных транзисторов. Их конкретные размеры могут отличаться более чем в десять раз. Это не только уменьшает нагрузку на управляющие инверторные каскады, увеличивая скорость переключения на их выходах, но и вызывает только малое увеличение площади кристалла, занимаемой такими адресным! формирователями.

   24

   нН НР нН НИ г1р НР НР

   ' 22'^μ 1

   к—к_?.. к... _Г ,_9<--Л? · /7

   ►«4 ''(к

   21

   20

   15

   *"—!к£ —I; 6 // —1| 74 Ч· 5 Η—Р 70

   25