JPH0529991B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多数のデータを同時に読出し或いは
書込むことの可能なマルチ・ポート型のランダ
ム・アクセス・メモリに関する。

［従来の技術及び発明が解決しようとする課題］ 同一のRAM（ランダム・アクセス・メモリ）
に対し、２以上のデータ処理装置からの読出し又
は書込み要求が競合する場合が多い。例えば、高
速コンピユータ・システムでは、DMA（直接メ
モリ・アクセス）コントローラが、メモリ内のデ
ータ列を読出し、システム入出力バス上に出力し
たり、この入出力バス上のデータ列を取り込んで
メモリに記憶したりすることが出来る。このよう
なメモリへのアクセスは、コンピユータのCPU
（プロセツサ）が他の処理を実行中でも、同時に
DMAにより実行可能である。しかし、CPUはメ
モリに対し、データの書込み及び読出しをしなけ
ればならないので、DMAがメモリにアクセス中
には、メモリのアクセス以外の処理を実行するよ
うにCPUの処理は制限される。CPUがメモリの
アクセスを頻繁に実行する場合には、この制限は
コンピユータ・システムの性能に大きな影響を与
える。１以上のデータ処理装置が同時にメモリの
異なる記憶位置にアクセス出来るようなデユアル
型メモリも開発されている。しかし、従来のデユ
アル型メモリでは、書込み動作中には両方の対応
する位置にデータを書き込まなければならない。
更に、このようなデユアル型メモリでは、入力デ
ータや制御信号が入力する経路の入力容量が大き
い為に単一型メモリと比較してアクセス時間が長
くかかつてしまう。その上、この入力容量は、記
憶データの状態を変更する為にはその度に充電又
は放電しなければならない。

従つて、本発明の目的は、複数のデータ処理装
置から同時に読出し又は書込みが可能で、且つ高
速動作可能なマルチ・ポート型メモリを提供する
ことである。

［課題を解決する為の手段及び作用］ 本発明の好適実施例によれば、マルチ・ポート
型メモリの基本型であるデユアル・ポート型メモ
リは、２つの外部データ処理装置からの読出しア
クセス及び書込みアクセスに同時に応答してデー
タの入出力が可能である。このデユアル・ポート
型メモリは、１対のメモリ・セルを各々含む複数
のデユアル・メモリ・ユニツト群を有する。１つ
のメモリ・ユニツト内の各セルは１個のデータ・
ビツトを記憶し、各セルは互いに独立して読出し
及び書込みのアクセスが可能である。しかし、こ
れらの１対のセルは、一方のセルに記憶されたデ
ータ・ビツトの状態が書込み動作中に変化した場
合、他方のセルのデータ・ビツトの状態もその書
込み動作後に同様に変化するように相互結合され
ている。

各メモリ・セルは、２状態が可能な読出し／書
込みイネーブル信号及び３状態が可能なデータ入
力信号を別々に受け、更に２状態が可能な相互結
合信号を共通に受けている。読出しアクセス又は
書込みアクセスの為にメモリ・セルがアドレス指
定されると読出し／書込みイネーブル信号が発生
する。データ入力信号は、データ・ビツトが書込
みアクセス中に設定されるはずの状態を示す。従
つて、データ入力信号はセルの書込みアクセス中
に第１又は第２状態（即ち、正又は負の電圧レベ
ル）に設定されている。セルが書込みアクセス中
でない時、データ入力信号は第１及び第２状態の
中間レベルである第３状態（０ボルト・レベル）
に設定される。相互結合信号は、通常各セルのデ
ータ・ビツトと同一の状態になついるが、書込み
動作の結果、各セルが記憶しているデータ・ビツ
トの状態が変化すると、相互結合信号の状態も変
化し得る。各メモリ・セルは３つの状態のデータ
出力信号を発生し得る。データ入力信号が第３状
態にある時に読出し／書込みイネーブル信号が発
生すると、メモリ・セルに記憶されているデー
タ・ビツトの状態に従つて、メモリ・セルの出力
信号は第１又は第２状態（正又は負レベル）に設
定され、読出し動作が実行される。読出し／書込
みイネーブル信号が発生していない場合には、メ
モリ・セルの出力信号は第１状態（正論理レベ
ル）及び第２状態（負論理レベル）の中間レベル
である第３状態（０ボルト・レベル）に設定され
る。

読出し／書込みイネーブル信号が発生していな
い場合、メモリ・セル内のデータ・ビツトは、相
互結合信号の状態と一致する状態に設定される。
従つて、他のセルによつて相互結合信号の状態が
変化させられると、メモリ・セル内のデータ・ビ
ツトの状態が変化する。

書込みイネーブルされたセルのデータ・ビツト
を所望の状態に設定し得る速度は、データ・ビツ
トの状態を変化させるのにセルの入力容量を充電
又は放電させなければならないので、この入力容
量の値によつて制限される。本発明によれば、
別々のメモリ・セルが相互結合手段である能動接
続回路により相互結合されており、この能動接続
回路は書込み動作後に必要となる充電（又は放
電）電流を追加発生することができるので、デー
タを各セルに書込む際の速度に対する相互結合の
影響の最少に抑制し、書込み速度の低下を防止し
ている。

以上のデユアル・ポート型メモリのポートの数
及びメモリ・セルの数を任意に増加して、所望の
マルチ・ポート型メモリを容易に構成し得る。

［実施例］ 第１図に示した本発明のデユアル・ポート型メ
モリ１０は、別々のデータ・バス、アドレス・バ
ス及び制御バスを介して２つのデータ処理装置に
対して読出しアクセス及び書込みアクセスの一方
或いは両方を同時に実行することが出来る。メモ
リ１０内のｎビツトのデータは、各ビツト毎に
別々のアドレスに記憶されている。各アドレス毎
に別々のデユアル・ポート・メモリ・ユニツト１
２が設けられ、第２図に更に詳細に示すように、
各メモリ・ユニツト１２はメモリ・セルＡ１４と
メモリ・セルＢ１６から成る１対のメモリ・セル
を含んでいる。各メモリ・セルは、別々の双方向
差動データ信号（PA／PAB及びPB／PBB）と、
別々の２進読出し／書込みイネーブル信号SA＊
及びSB＊（但し、「＊」はセル・アドレスを表す
０乃至ｎ−１までの数値を示す。）と、電流源I4
からの電流信号とにより独立にアクセス可能であ
る。

メモリ・セルを読出しアクセス又は書込みアク
セスする際に、そのセルに印加するSA＊又はSB
＊で示した読出し／書込みイネーブル信号が発生
する。SA＊の読出し／書込みイネーブル信号群
の中の選択された１つのイネーブル信号が第１図
のポートＡアドレス・デコーダ１８によつて発生
される。このポートＡアドレス・デコーダ１８
は、メモリ・ユニツト群１２の中の特定の１つの
ユニツトのセルＡを読出し／書込みアクセスする
外部データ処理装置（図示せず）からポートＡア
ドレス・バスADDR，Ａ上に入力されるアドレ
ス信号をデコードする。所定の１時点で発生され
るSA＊の読出し／書込みイネーブル信号は１つ
だけである。同様に、SB＊の読出し／書込みイ
ネーブル信号群の１つがポートＢアドレス・デコ
ーダ２０により発生され、このデコーダ２０は、
メモリ・ユニツト群１２の中の特定の１つのユニ
ツトのセルＢを読出し／書込みアクセスする外部
データ処理装置（図示せず）からポートＢアドレ
ス・バスADDR.B上に入力されるアドレス信号
をデコードする。

PA／PABデータ信号は、ポートＡ書込制御回
路２２（尚、この回路の一部２２ａは第２図にも
含まれている。）によつて出力されて、各メモ
リ・ユニツト１２の各セルＡに共通に印加され
る。このポートＡ書込制御回路２２は、第１図の
ポートＡデータ・バスDA／DAB上に送られたデ
ータ・ビツトの状態を監視すると共に、メモリ・
ユニツト群１２の中の１つのユニツト内のセルＡ
をアクセスする外部データ処理装置から出力され
た差動書込み制御信号WA／WABも監視する。
外部データ処理装置が特定のセルＡに書込みアク
セスする時、そのデータ処理装置は、ポートＡデ
ータ・バスDA／DAB上に適当な状態のデータ・
ビツトを送出し、アドレス・バスADDR.A上の
アドレス信号を設定し、書込み制御信号WA／
WABを出力する。その後、書込み制御回路２２
は、ポートＡデータ・バスDA／DAB上のデー
タ・ビツトの状態に従つて、PA／PABデータ信
号の状態を第１又は第２状態（正又は負の電圧レ
ベル）に設定する。その後、ポートＡアドレス・
デコーダ１８が出力した読出し／書込みイネーブ
ル信号SA＊によつてイネーブルされた特定のセ
ルＡに記憶されているデータ・ビツトはPA／
PABデータ入力信号に一致するように設定され
る。その後、このメモリをアクセスしている外部
データ処理装置が書込み制御信号WA／WABの
出力を停止するので、ポートＡ書込制御回路２２
はPA／PABデータ信号を第３状態（０ボルト・
レベル）に設定する。

第２図は、第１図の回路の一部を更に詳細に示
した回路図である。ポートＡ書込制御回路２２
は、データ出力信号XA／XABを発生して差動
増幅器２６の入力に印加する。この差動増幅器２
６の出力はポートＡデータ・バスDA／DAB上に
供給される。特定のセルＡを読出しアクセスする
には、外部データ処理装置は、ポートＡアドレ
ス・バスADDR.A上にそのセルのアドレス信号
を出力し、ポートＡアドレス・デコーダ１８に適
当な読出し／書込みイネーブル信号を出力させ
る。しかし、この場合データ処理装置はポートＡ
書込制御回路２２に対し書込み制御信号WA／
WABを出力しない。この書込み制御信号WA／
WABが発生しない場合には、書込制御回路２２
はPA／PABデータ信号を監視する。読出し／書
込みイネーブル信号SA＊の発生によつて特定の
セルＡがイネーブルされ、そのセルＡの記憶デー
タ・ビツトの状態に一致するようにPA／PABデ
ータ信号の状態が正又は負の論理レベルに設定さ
れる。その後、このPA／PABデータ信号に応じ
て、書込み制御回路２２はポートＡデータ・バス
DA／DAB上のデータ・ビツトの状態を正又は負
の論理レベルに設定する。従つて、特定のメモ
リ・ユニツト１２のセルＡを読出しアクセスする
には、外部データ処理装置は、書込み制御信号
WA／WABを出力する必要がなく、ADDR.Aバ
ス上のセルのアドレス信号を設定し、その後
DA／DABデータ・バス上に出力されるデータ・
ビツトを読出すだけで良い。

セルＢへの書込みアクセス中には、ポートＢ書
込み制御回路２４は、書込み制御回路２２と同様
に、他のデータ処理装置からのWB／WBB書込
み制御信号を監視し、DB／DBBデータ・バス上
のデータ・ビツトの状態を監視し、各メモリ・ユ
ニツト１２のセルＢに供給されるPB／PBBデー
タ信号を制御する。読出しアクセス中には、アド
レス指定されたメモリ・ユニツト１２のセルＢが
PB／PBBデータ信号を制御し、この信号に応じ
てポートＢ書込制御回路２４がDB／DBBバス上
のデータ・ビツトの状態を設定する。第２図に
は、ポートＢ書込制御回路２４の回路の一部２４
ａも含まれているが、この回路は、ポートＡ書込
制御回路２２の回路の一部２２ａと同様の回路で
ある。

第２図に示す様に、各メモリ・ユニツト１２の
セルＡ及びセルＢは、直列接続された１対の抵抗
器Ｒ５及びＲ６の両端間に生じる差動相互結合信
号Ｙ／YBによつて各々アクセスされる。電流源
Ｉ４は、１対の抵抗器Ｒ５及びＲ６間の接続点１
９に電流を供給する。セルＡ及びセルＢに記憶さ
れているデータ・ビツトが、共に正論理状態又は
負論理状態のどちらかに一致していると、相互結
合信号Ｙ／YB同じく正論理状態又は負論理状態
になる。データの書込みアクセス中に、セルＡ又
はＢの一方のデータ・ビツトの状態が変化する
と、その変化したセルによつて相互結合信号Ｙ／
YBの状態が変化し、この相互結合信号Ｙ／YB
の変化により、書込み動作直後に他方のセルのデ
ータ・ビツトの状態が変化する。従つて、書込み
動作中には、書込みアクセスされたセルが、自身
の入力データ信号の状態に応じて相互結合信号
Ｙ／YBの状態を設定し、書込みアクセスされな
かつた他方のセルは、書込み動作終了後に相互結
合信号Ｙ／YBの状態に応じて適切に自身のデー
タ・ビツトの状態を設定する。

第３図は第２図の回路の一部を更に詳細に示し
た回路図である。メモリ・セルＡ１４は、２エミ
ツタ型の第１及び第２トランジスタＱ１及びＱ２
を含んでいる。トランジスタＱ１のコレクタはト
ランジスタＱ２のベースに接続し、トランジスタ
Ｑ２のコレクタはトランジスタＱ１のベースに接
続している。トランジスタＱ１のコレクタは、シ
ヨツトキー・ダイオードＤ１及び抵抗器Ｒ１を並
列接続した電圧クランプ回路３２を介して回路接
続点３０に接続している。同様に、トランジスタ
Ｑ２のコレクタは、シヨツトキー・ダイオードＤ
２及び抵抗器Ｒ２を並列接続した電圧クランプ回
路３４を介して回路接続点３０に接続している。
読出し／書込みイネーブル信号SAー＊が接続点
３０に供給される。データ入力信号Ａ／ABが書
込制御回路２２の第３及び第４トランジスタＱ３
及びＱ４のベースに夫々供給される。トランジス
タＱ３及びＱ４のコレクタは夫々抵抗器Ｒ３及び
Ｒ４を介して電圧源＋Ｖに接続している。トラン
ジスタＱ３のエミツタはトランジスタＱ１の第１
エミツタと第１電流源Ｉ１に接続している。同様
に、トランジスタＱ４のエミツタは、トランジス
タＱ２の第１エミツタと第２電流源Ｉ２に接続し
ている。データ信号PA／PABは夫々トランジス
タＱ３及びＱ４のエミツタに発生する。相互結合
信号Ｙ／YBはトランジスタＱ１及びＱ２の第２
エミツタに夫々印加され、信号Ｙが正論理レベル
の時YBは負論理レベルになるので、Ｑ１の第２
エミツタはＱ２の第２エミツタより電圧レベルが
高くなる。メモリ・セルＢ１６は、メモリ・セル
Ａ１４と類似の回路であり、両者の違いは、セル
ＡのトランジスタＱ１及びＱ２に対応するトラン
ジスタＱ１′及びＱ２′の第２エミツタにセルＡと
は逆極性で信号YB及びＹが夫々印加されること
だけである。よつて、Ｙが正レベルの時、YBは
負レベルなので、Ｑ２′の第２エミツタがＱ１′の
第２エミツタより電圧レベルが高くなる。

第２図及び第３図において、セルＡに記憶され
るデータ・ビツトの状態は、トランジスタＱ１又
はＱ２がオンするか否かによつて決まる。セルＡ
のデータ・ビツトは、トランジスタＱ１がオンで
トランジスタＱ２がオフの時、第１状態（正レベ
ル）となり、トランジスタＱ２がオンでトランジ
スタＱ１がオフの時、第２状態（負レベル）にな
る。トランジスタＱ１がオンの時、抵抗器Ｒ５を
介して電流源Ｉ４に電流が流れ、トランジスタＱ
１のコレクタ電圧は読出し／書込みイネーブル信
号SA＊の電圧より低くなる。トランジスタＱ１
のコレクタ電圧が低いので、トランジスタＱ２の
ベース電圧も低くなり、トランジスタＱ２はオフ
状態に維持される。トランジスタＱ２がオフなの
で、抵抗器Ｒ２を介してトランジスタＱ２のコレ
クタ及びトランジスタＱ１のベースの電圧が高く
なり、よつてトランジスタＱ１はオン状態に維持
される。同様に、トランジスタＱ２がオンの時、
抵抗器Ｒ６を介して電流源Ｉ４に電流が流れ、ト
ランジスタＱ２のコレクタ電圧が、読出し／書込
みイネーブル信号SA＊の電圧よりダイオードＤ
２の電圧降下分だけ低くなる。この結果、トラン
ジスタＱ１のベース電圧も低くなるので、トラン
ジスタＱ１はオフとなる。トランジスタＱ１がオ
フなので、抵抗器Ｒ１によりトランジスタＱ２の
ベース電圧も高くなり、トランジスタＱ２はオン
状態に維持される。

セルＡに記憶されたデータ・ビツトの状態（即
ち、トランジスタＱ１及びＱ２のコレクタ間の電
圧の極性）は、データの書込み動作中に変更する
ことも出来る。例えば、セルＡの記憶データ・ビ
ツトを負レベルから正レベル（第２状態から第１
状態）に切り換えるには、データ入力信号Ａ／
ABをＡを正にABを負に設定し、トランジスタ
Ｑ４のベース電圧をトランジスタＱ３のベース電
圧より高くする。従つて、トランジスタＱ３のエ
ミツタ電圧はトランジスタＱ４のエミツタ電圧よ
り低くなる。その後、読出し／書込みイネーブル
信号SA＊が正レベルになると、トランジスタＱ
１及びＱ２のベース電圧が上昇する。トランジス
タＱ１の第１エミツタ電圧はトランジスタＱ２の
第１エミツタ電圧より低く、且つトランジスタＱ
１をオンさせられる程Ｑ１のベース電圧より充分
低いので、トランジスタＱ１は電流源Ｉ４に電流
供給を開始する。トランジスタＱ１のコレクタ電
流の増加によりトランジスタＱ２のベース電圧が
低下し、トランジスタＱ２の導通電流は減少し始
める。従つて、トランジスタＱ２のコレクタ電圧
は上昇し始め、トランジスタＱ１のオンへ切り換
えに寄与する。このトランジスタＱ１及びＱ２の
コレクタ及びベース間の正帰還により、直ちにト
ランジスタＱ１はオンとなり、トランジスタＱ２
はオフとなる。この結果、セルＡに記憶されたデ
ータ・ビツトの状態は負レベルから正レベルに変
化する。

セルＡのデータ・ビツトを正レベルから負レベ
ル（第１状態から第２状態）に切り換えるには、
データ入力信号Ａ／ABのＡを負レベルにABを
正レベルに設定する。この結果、トランジスタＱ
３のベース電圧はトランジスタＱ４のベース電圧
より高くなる。従つて、トランジスタＱ２の第１
エミツタはトランジスタＱ１の第１エミツタより
低電圧レベルになる。そして、読出し／書込みイ
ネーブル信号SA＊が正レベルになると、トラン
ジスタＱ２は電流の導通を開始し、トランジスタ
Ｑ２のコレクタ電流が増加するので、トランジス
タＱ１のベース電圧が低下してトランジスタＱ１
がオフ方向に変化し始める。このトランジスタＱ
１及びＱ２の正帰還により、直ちにトランジスタ
Ｑ１はオフに、トランジスタＱ２はオンに切り変
わる。従つて、セルＡのデータ・ビツトの状態は
正レベルから負レベルに切り変わる。

書込み動作中以外の時、データ入力信号Ａ／
ABは共に第３状態（０ボルト・レベル）に設定
されるので、トランジスタＱ３及びＱ４のベース
電圧は共に０ボルトで等しくなる。この場合、ト
ランジスタＱ３及びＱ４のコレクタ・エミツタ間
インピーダンスは略等しく、差動データ出力信号
XA／XABの状態は、トランジスタＱ３及びＱ
４のコレクタ電流値の相対的な関係によつて決ま
る。抵抗器Ｒ３及びＲ４の値と電流源Ｉ１及びＩ
２の電流値は次の条件を満足するように選択され
る。即ち、読出し／書込みイネーブル信号SA＊
が低レベルの時、つまり、セルＡが読出し／書込
みイネーブルされていない時、トランジスタＱ１
及びＱ２の第１エミツタは共に自身のベース電圧
より電圧レベルが高く、両トランジスタの第１エ
ミツタには電流が流れないように構成されてい
る。トランジスタＱ３及びＱ４の導通電流は等し
く、抵抗器Ｒ３及びＲ４の電圧降下も等しい。従
つて、出力データ信号XA／XABの差動電圧は
０ボルト（第３論理状態）になる。

しかし、読出し動作の為に、読出し／書込みイ
ネーブル信号SA＊が正レベルに駆動された時、
例えば、トランジスタＱ１がオンで、トランジス
タＱ２がオフである場合には、トランジスタＱ１
のベース電圧が上昇してトランジスタＱ１の第１
エミツタの電流を増加させる。このトランジスタ
Ｑ１の第１エミツタの電流増加により、トランジ
スタＱ３を流れる電流が減少し、トランジスタＱ
３のコレクタ電圧がトランジスタＱ４のコレクタ
電圧より上昇する。この結果、出力データ信号
XA／XABは、第１状態（XAが正レベルで
XABが負レベルの状態）になる。

他方、読出し動作の為に、読出し／書込みイネ
ーブル信号SA＊が正レベルに駆動された時、例
えば、トランジスタＱ２がオンで、トランジスタ
Ｑ１がオフの場合には、トランジスタＱ２のベー
ス電圧が上昇し、トランジスタＱ２の第１エミツ
タ電流を増加させる。このトランジスタＱ２の第
１エミツタの電流増加によりトランジスタＱ４を
流れる電流が減少し、その結果トランジスタＱ４
のコレクタ電圧が上昇する。従つて、出力データ
信号XA／XABは、第２状態（XAが負レベルで
XABが正レベルの状態）になる。

書込み動作中に、セルＡの記憶データ・ビツト
の状態が変化する時に相互結合信号Ｙ／YBの状
態も変化することに留意すべきである。例えば、
セルＡの記憶データ・ビツトが第１状態（正レベ
ル）ならば、トランジスタＱ１はオン、トランジ
スタＱ２はオフ、そして相互結合信号Ｙ／YBは
Ｙが正レベルYBが負レベルになつている。その
後、書込み動作中にトランジスタＱ２がオンに、
トランジスタＱ１がオフに切り換えられると、相
互結合信号Ｙ／YBは、Ｙが負レベルにYBが正
レベルに切り変わる。セルＢの構成はセルＡと同
様なので、セルＢの場合にも書込み動作中に記憶
データ・ビツトの状態が変化した時、相互結合信
号Ｙ／YBの状態を変化することが出来る。

セルＡの書込みアクセスの際に、セルＡが相互
結合信号Ｙ／YBの状態を変化させても、電流源
Ｉ４の電流は総てセルＡに流れ、トランジスタＱ
１′及びＱ２′がオフになつているので、セルＢは
直ちに相互結合信号Ｙ／YBの変化に応答するわ
けではない。セルＡの書込みイネーブル状態が終
了すると、SA＊のレベルが低くなるので、電流
源Ｉ４により接続点１９の電圧が低下する。従つ
て、相互結合信号Ｙ／YBの状態に応じて、トラ
ンジスタＱ１′及びＱ２′の何れか一方の第２エミ
ツタ電圧が、他方の第２エミツタ電圧より低くな
る。これにより、トランジスタＱ１′及びＱ２′の
何れかがオンになり、その結果セルＢの記憶デー
タ・ビツトのセルが相互結合信号Ｙ／YBの状態
に一致するように設定される。同様に、セルＢが
書込みアクセスされた後に、セルＡの記憶デー
タ・ビツトの状態も相互結合信号Ｙ／YBの状態
に一致するように設定される。

メモリ・セルが書込みイネーブル状態の時に、
記憶データ・ビツトの状態を所望の状態に設定す
る設定速度は、読出し／書込みイネーブル信号
SA＊及びSB＊がデータ・ビツトの状態変化の為
に充放電しなければならない入力容量の値に影響
される。第３図に於いて、この入力容量は、主と
してトランジスタＱ１及びＱ２のベース・エミツ
タ間容量及びコレクタ・エミツタ間容量から形成
される。セルＡ及びセルＢは相互結合された構成
になつているので、書込みアクセス中のセルのイ
ネーブル信号SA＊又はSB＊は、自身のデータ・
ビツトの状態を変化させる為に、他方のセルの入
力容量を充放電させる必要はない。その代わり、
必要な充放電電流は書込み動作後に電流源Ｉ４か
ら供給される。従つて、セルＢの入力容量は、セ
ルＡの書込み速度に影響を与えないので、このデ
ユアル・ポート型メモリの書込みに要する時間
は、セル間が相互結合されていない単一ポート型
メモリの場合と略同程度の時間しかかからない。

第４図は、第１図のポートＡ書込制御回路２２
の別の部分の回路図２２ｂを示している。この部
分の回路構成はポートＢ書込制御回路２４に関し
ても同様である。この回路２２Ｂは、トランジス
タ群Ｑ５乃至Ｑ１０と、抵抗器Ｒ７及びＲ８と、
電流源Ｉ５とを含んでいる。トランジスタＱ７乃
至Ｑ１０のエミツタは電流源Ｉ５に接続してい
る。トランジスタＱ５及びＱ６のエミツタは共に
トランジスタＱ８のコレクタに接続している。ト
ランジスタＱ５及びＱ９のコレクタは、抵抗器Ｒ
７を介して正電源＋Ｖに接続し、トランジスタＱ
６及びＱ１０のコレクタは抵抗器Ｒ８を介して正
電源＋Ｖに接続している。トランジスタＱ７のコ
レクタは直接正電源＋Ｖに接続している。書込み
制御信号WA／WABが、トランジスタＱ７及び
Ｑ９のベース間と、更にトランジスタＱ８びＱ１
０のベース間にも供給される。データ・バス
DA／DABがトランジスタＱ６及びＱ５のベース
に夫々接続され、メモリ・ユニツトに供給される
データ入力信号Ａ／ABがトランジスタＱ５及び
Ｑ６のコレクタに夫々発生する。

書込み制御信号WAが負レベルの時（即ち、書
込み動作でない時）、WABは正レベルとなるの
で、トランジスタＱ９及びＱ１０のベースは共に
正レベルとなり、トランジスタＱ７及びＱ８のベ
ースは負レベルになる。よつて、トランジスタＱ
９及びＱ１０はオンに、トランジスタＱ７及びＱ
８はオフである。電流源Ｉ５により等しい電流が
トランジスタＱ９及びＱ１０を介して抵抗器Ｒ７
及びＲ８に夫々流れるので、抵抗器Ｒ７の両端電
圧は抵抗器Ｒ８の両端電圧と等しくなる。よつ
て、トランジスタＱ５及びＱ６のコレクタ電圧は
等しく、データ信号Ａ／ABは共に第３状態（０
ボルト・レベル）になる。書込み制御信号WAが
正レベルに、WABが負レベルに駆動されると、
トランジスタＱ７及びＱ８がオンし、トランジス
タＱ９及びＱ１０がオフする。電流源Ｉ５の電流
は、トランジスタＱ８を介してトランジスタＱ５
及びＱ６の内オン状態の何れか一方のトランジス
タを流れる。データ・バスDA／DABの内DAの
信号が正レベルでDABの信号が負レベルならば、
電流はトランジスタＱ６及び抵抗Ｒ８を流れ、ト
ランジスタＱ６のコレクタ電圧を低下させる。こ
の結果、データ信号Ａは正レベル（ABは負レベ
ル）になる。他方、データ・バスDA／DAB上
で、DAの信号が負レベル（DABの信号は正レベ
ル）ならば、電流はトランジスタＱ５を流れ、そ
のコレクタ電圧を低下させ、データ信号Ａは負レ
ベル（ABは正レベル）になる。

上述の本発明の好適実施例では、デユアル・ポ
ート型メモリについて説明したが、本発明の別の
実施例として、３ポート以上のマルチ・ポート型
メモリを実現することも出来る。例えば、第２図
において、セルＡ及びＢとバツフア２６及び２８
と同様のメモリ・セルＣ及びバツフアを各メモ
リ・ユニツト１２に追加し、相互結合信号Ｙ／
YBをセルＣにも供給すれば、３ポート型メモリ
を容易に実現することが出来る。第１図に於い
て、ポートＣの書込制御回路とアドレス・デコー
ダを追加し、各メモリ・ユニツトに相互接続する
ことにより、追加メモリ・セルの読出し／書込み
動作が制御される。以下同様に、各メモリ・ユニ
ツトに対し追加セルを設け、各ポートに対し書込
制御回路及びアドレス・デコーダを設ければ、更
にポートの数を増加することが出来る。

第１図のデユアル・ポート型メモリは、ｎ個の
アドレスの各アドレス毎に１ビツトのデータを記
憶する。第１図の１ビツト・メモリと同じメモリ
を単純に多数用いて多数のメモリ・プレーンを形
成し、各アドレスに２ビツト以上のデータを記憶
するように構成しても良い。しかし、この多数の
メモリ・プレーンの対応するメモリ・ユニツトに
SA＊及びSAB＊のイネーブル信号が並列に入力
される限り、ポートＡ及びＢのアドレス・デコー
ダを追加する必要はない。

以上本発明の好適実施例について説明したが、
本発明はここに説明した実施例のみに限定される
ものではなく、本発明の要旨を逸脱する事なく必
要に応じて種々の変形及び変更を実施し得る事は
当業者には明らかである。

［発明の効果］ 本発明によれば、各記憶位置に対応するメモ
リ・ユニツト内の１対又はそれ以上のメモリ・セ
ルにデータを書込む際に、１つのポートに対応す
る１つのメモリ・セルにデータを書込み、その書
込み動作終了後に相互結合手段により、他のメモ
リ・セルの内容を書込みデータに応じて自動的に
設定する。従つて、１つのメモリ・セルの内容を
変化させる時に他のメモリ・セルの入力容量を充
放電させる必要がなく、マルチ・ポート型であり
ながら、単一ポート型メモリと略同等の書込み速
度を実現出来る。

【図面の簡単な説明】

第１図は、本発明によるマルチ・ポート型メモ
リの基本型であるデユアル・ポート型メモリの１
実施例のブロツク図、第２図は、第１図の装置の
一部の回路を示す回路図、第３図は第２図の回路
の一部を更に詳細に示した回路図、第４図は、第
１図のポートＡ書込制御回路の一部の回路図であ
る。 ADDR.A及びWA／WABはポートＡのメモリ
アクセス制御信号、ADDR.B及びWB／WBBは
ポートＢのメモリアクセス制御信号、DA／DAB
はポートＡのデータ信号、DB／DBBはポートＢ
のデータ信号、１２はメモリ・ユニツト、１４は
メモリ・セルＡ、１６はメモリ・セルＢ、１８及
び２２はポートＡ、２０及び２４はポートＢ、Ｒ
５，Ｒ６及びＩ４は、相互結合手段である。

Claims (1)

1. 【特許請求の範囲】 １ メモリアクセス制御信号及びデータ信号を授
   受する複数のポートと、 該複数のポートに夫々対応し、第１又は第２状
   態の１ビツト・データを夫々記憶し、対応する上
   記ポートを介してデータの読出し及び書込みを独
   立にアクセス可能な複数のメモリ・セルを各々有
   する複数のメモリ・ユニツトと、 該各メモリ・ユニツト内の複数のメモリ・セル
   内の１つのメモリ・セルに記憶されたデータの状
   態が書込みアクセスにより変化したとき、この書
   込みアクセスの終了後に上記１つのメモリ・セル
   の記憶データに応じて、その他のメモリ・セルの
   記憶データの状態を設定する相互結合手段とを具
   えることを特徴とするマルチ・ポート型メモリ。