JPH0217873B2 - - Google Patents

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JPH0217873B2
JPH0217873B2 JP59005866A JP586684A JPH0217873B2 JP H0217873 B2 JPH0217873 B2 JP H0217873B2 JP 59005866 A JP59005866 A JP 59005866A JP 586684 A JP586684 A JP 586684A JP H0217873 B2 JPH0217873 B2 JP H0217873B2
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bit line
lines
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JP59005866A
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Baansutain Kerii
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International Business Machines Corp
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Publication of JPH0217873B2 publication Critical patent/JPH0217873B2/ja
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/20Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はランダム・アクセス読取/書込メモリ
装置に係り、更に具体的に云うと本発明は読取の
ための改良された支持回路を有する多重読取/書
込装置に係る。
〔技術的背景〕
局所的記憶装置として、高速度レジスタを必要
とする選択されたマイクロ・プロセツサに於い
て、各レジスタが書込のために多重データ・イ
ン・ポートから別個にアドレスでき、そして読取
のために多重データ・アウト・ポートに対して別
個にアドレスできる事が望ましい。レジスタ内の
データは任意のデータ・イン・ポートに於いてア
ドレスでき、そして任意のデータ・アウト・ポー
トに於いて読取れる。その様な多重ポート装置は
独立した読取及び書込アドレス指定を用いて配置
した例えば3ビツト・メモリ構成から成り、よつ
て書込時に同一アドレス位置に於いて各構成内に
同一の情報が書込まれ、次に順次書込によつて異
なるポート・アドレス内に並列に書込を行ない、
よつて3つの構成の各々が同じアドレス位置に於
て同じ情報を含み、3つの異なる位置―3つの異
なるアドレス―に於ける3つの構成の同時読取が
3つの異なるアウト・ポートの各々に3つの異な
るワードを与える。情報をマージ即ち組合せ、単
一の構成からそれを読取る場合に問題が生じる。
その様な技法を用いる場合の問題の1つは、3つ
の読取ヘツドの全てが同時に同じセルからデータ
を読取ろうとするのを禁止する制限がない事であ
る。同時読取のゆえに或るセルはより大型でなけ
ればならないので、セル寸法及びアレイ寸法は2
倍ないし3倍となる。よつてその様な多重ポート
回路はこれまで回避されてきた。そして単一セル
に於ける多重読取りを阻止し、多重読取を用いて
各ポートにそのセル・データを配送する満足すべ
き方法はこれ迄存在しなかつた。
米国特許第3896417号明細書は突合わされた即
ちマツチした信号が生じると、書込カウンタが使
用禁止となる様に、入力書込リング・カウンタ及
び入力読取リング・カウンタの回転位置を比較す
る比較器と共に複数個のシフトレジスタが配列さ
れた装置を開示している。
米国特許第4183095号明細書はメモリ装置の動
作モードを制御するために比較器を用いる事によ
つて、選択したメモリ素子から順次データを読取
り、そして該素子へデータを書込む高密度メモリ
装置を開示している。読取及書込のモードはクロ
ツク導体上の信号を比較する事によつて選択され
る。
米国特許第4078261号明細書には書込サイクル
の間読取回路の使用が禁止される装置が開示され
ている。
〔発明の目的及び概要〕
本発明はメモリ・アレイのための改良された支
持回路に係る。アドレス比較が行われる際に、複
数のアレイ・ワード解読器のうちの選択された解
読器が多重読取を阻止するために使用禁止とな
り、選択されたより上位の読取ヘツドが使用禁止
となり、最上位のビツト線の出力データが、禁止
されていないワード復号器と同アドレスのより下
位のビツト線の全てへ与えられる。
よつて本発明の目的は多重ポート・メモリ装置
を読取るための改良された支持回路を提供する事
にある。
本発明の他の目的は任意寸法の装置に拡張しう
る及びより効率のよい電力性能及びより小型の寸
法を可能にする多重ポート・メモリ装置のための
禁止及びトランスフア(転装)回路を提供する事
にある。
〔実施例〕
多重レジスタ・スタツクは選択されたマイク
ロ・プロセツサに固有のものであつて、或るマイ
クロ・プロセツサは局所記憶として16個の高速度
レジスタを必要とする。各レジスタは32ビツト・
プロセツサに対して少くとも32ビツト長(パリテ
イが必要ならば更に長い)である事が必要であ
る。レジスタ・スタツクを夫々32ビツトの16個の
ワードを有する512ビツト・スタチツク・メモリ
(各読取及び書込が32ビツト幅のワードである)
と考えると便利である。
ここでは用いる“多重ポート”なる用語は(書
込に関して)多重のデータ・イン・ポートから各
レジスタが別個にアドレス可能でなければならな
い事、もしくは各レジスタが(読取に関して)多
重のデータ・アウト・ポートに対して個々にアド
レス可能でなければならない事という要件を満足
させるものを指す。また、“ポート”という語は
所定のレジスタ(もしくはレジスタ内のビツト)
をアドレスできる、任意のポートからアドレス可
能な多数の通路を指す。
多重ポート・レジスタ・スタツクの動作を更に
明瞭に示すために、3読取を必要とする多重ポー
ト・レジスタ・スタツクの下記の実施態様を考察
する。独立した読取及び書込アドレツシングを用
いる3つのシングル・ポート512ビツトメモリを、
書込に於いて同一のアドレス位置に各メモリ内に
同一の情報を書込む様に配置する。次に3つのメ
モリの各々が同じアドレス位置に同じ情報を含む
様に順次書込によつて各メモリの異つたポート・
アドレス内へ並列に情報を書込む。最後に3つの
異なるアドレスに於ける3つのメモリの同時読取
を行う事によつて、3つの異なるポートの各々に
3つの異なるワードが呈せられる。
この態様を第1図、第2a図及び第2b図に例
示する。第1図に於いて、本発明を用いる多重ポ
ート・メモリ装置のブロツク図を示す。
この装置は記憶セル11のアレイ10を備えて
いる。各セルは1組のワード線及び1組の差動ビ
ツト線へ結合されている。各組のワード線及び各
組の差動ビツト線は装置に於けるポートの数と同
数ある。一例として3ポート装置について説明す
る。この場合、各セルは3本のワード線及び6本
のビツト線(ワード線に対して直交する様配列さ
れた3本が組になつた対の差動ビツト線)へ結合
されている。ワード線は、個々の組の入力アドレ
ス線P1,P2、及びP3により駆動される3つ
の各組のワード解読器12,13及び14へ結合
される。即ち、第1図は3ポート(3読取及び書
込ポート)の単位セル11(各々1ビツト)を示
す。もしもセル11が32個水平方向に繰返される
ならば(図には2個しか示していない)、それは
レジスタ・スタツクの1ワードを表わす。セル1
1が垂直方向に16個並べられると(第1図には3
個しか示していない)それはレジスタ・スタツク
の第1ビツトを示す。
第2B図に示す様に、トランジスタ30,3
1,32及び33がメモリ・セル即ちラツチを構
成しトランジスタ34及び35がビツト線40及び
41を読取及び書込のためにセルへ差動的に結合
する。これは基本的には公知の6デバイス・セル
である。
トランジスタ36,37,38及び39は付加
的な2つのポートのためのビツト線結合即ち付加
的な2対のビツト線結合を構成する。各セルは3
本のワード線46,47及び48の1つによつて
選択され、その対応するビツト線の対によつて読
取られもしくは書込まれる。このセルの下に垂直
方向に配列された2個の他のワードに於ける2つ
の他のセルもまたそれらのワード線によつて選択
され、それらの夫々のポートから夫々のビツト線
対でもつて読取もしくは書込が行われる。
ごく最近迄同時に同じセルからデータを読取ろ
うとしない様に3つの全てのポートを禁止する制
限がなかつた。状態を変えずにビツト線結合デバ
イスが配送できる電流全部を受取るために、トラ
ンジスタ30及び31は大型でなければならな
い。即ちそれらトランジスタは多重読取擾乱に於
いてデータを損失してはならない。もしも同じセ
ルに於いて3つの同時読取が許されるならば、ト
ランジスタ30及び31はあたかもそのセルに於
て1つの読取りのみが行なわれる事が許されるか
の様に3倍の寸法である事が必要である。しかし
それらトランジスタの寸法を3倍にする事はセル
の寸法を2倍にし、ひいてはアレイの寸法を2倍
にする事を意味する。
本発明はこれらの問題を全て解決するものであ
つて、アドレス解読器を禁止するための回路を付
加し、同時に複数のより下位の選択されたビツト
線から複数のより上位の選択されたビツト線へデ
ータをトランスフアし、次いで他の読取ヘツドの
出力ポートへデータをトランスフアする事から成
り立つ。この実施態様に於いて、付加的回路によ
つてより高速度の性能が可能となる。
ビツト線は適当な読取ヘツド18,19及び2
0へ、そして3つの読取ヘツド21,22及び2
3へ結合される。なお、そのうちの読取ヘツド2
2及び23は更に禁止及びトランスフア回路を含
んでいる。禁止及びトランスフア回路を含むそれ
らのヘツド22及び23はより上位の回路として
用いられる。ヘツド23は、ヘツド21より上位
のヘツド22よりも上位である。同様に比較回路
24,25及び26へ結合されたこれらの書込解
読器はより上位の回路として用いられる。解読器
14は、解読器12より上位の解読器13よりも
上位である。本発明に従つて3つの比較回路2
4,25及び26が用いられるが、その各々はワ
ード解読器入力アドレス線の選択的な組合せへ、
上位のワード解読器13及び14の一方もしくは
他方へ、並びに上位の読取ヘツド22及び23の
一方もしくは他方へ結合されて、ワード解読器へ
のアドレス入力を比較し、比較成立の場合に於い
て、選択されたより上位のワード解読器の出力を
同じアドレスを有する選択された順位の読取ヘツ
ドに適合する様に変更する。このようにして、セ
ルからの出力はセルを流れる電流を増大させる事
なく全てのアドレスされた出力読取ヘツドを介し
て伝送される。
第2A図及び第2B図は夫々に示される一点鎖
線の個所を相互に接続する事によりセル11の1
つおよびそれに関連するワード解読器の細部を示
す。
セル11は1対の公差結合したトランジスタ3
0及び31を有し、それらのソースが接地され、
ドレインが夫々のトランジスタ負荷32及び33
を介して電源134へ接結されている。トランジ
スタ30及び31のドレインは更に夫々のビツト
線トランジスタを介して夫々のビツト線へ接続さ
れている。即ちトランジスタ30のドレインはビ
ツト線トランジスタ34,36及び38を介して
夫々のビツト線40,42及び44へ接続され、
トランジスタ31のドレインはビツト線トランジ
スタ35,37、及び39を介して夫々のビツト
線41,43及び45へ接続されている。
基本的にセルの動作は、異つた信号が特定のセ
ルに接続されたビツト線の対に於て発生される、
トランジスタ30及び31の状態に依存する。例
えば、もしもトランジスタ30がオフ状態で、ト
ランジスタ31がオン状態になると、トランジス
タ30に接続されたビツト線が高電位となり、ト
ランジスタ31に接続されたビツト線は低電位に
なる。よつて3つのビツト線の対40及び41,
42及び43,44及び45の各々(ビツト線ト
ランジスタを介してセルへ接続される)に於て異
つた電圧が生じる。選択されたビツト線に於ける
差動電圧は適当な読取ヘツド21,22及び23
によつて書込後の任意の時間に於て読取る事がで
きる。従つてこの装置は時間多重読取/書込を用
いる。即ち読取/書込動作がシーケンシヤル即ち
順次的であつて、同時的ではない。
説明される実施例は限定されているが本発明を
同時的読取/書込動作に適用できる事は云う迄も
ない。
ビツト線トランジスタのゲートは図示する様に
夫々ワード線46,47及び48に対して一対ず
つ接続されている。
これらのワード線は更に夫々選択されたワード
解読器49,50及び51の1つの接続される。
これらのワード線解読器は夫々ワード解読器1
2,13及び14に含まれるワード解読器の組合
せの各々の1つである事は云う迄もない。各ワー
ド解読器は基本的には複数個の入力解読トランジ
スタからなり、その各々のゲートは個々のアドレ
ス線に接続されている。この場合、単に説明の目
的から3つのアドレスが用いられるものと仮定す
る。すなわち、解読器49は、3つの入力解読ト
ランジスタ52,53及び54を有し、それらの
ゲードは全体としてアドレスP1として示す個々
のアドレス線55,56及び57へ接続されてい
る。入力トランジスタ52,53及び54のソー
スは接地され、ドレインは負荷59を介して電源
58へ並びにスイツチング・トランジスタ60
(そのドレインは電源61へソースはワード線4
6へ接続されている)のゲートへ接続されてい
る。
装置に於てもしも3アドレスより多いアドレス
が必要とされるか使用されるならば、入力アドレ
ス線の数に等しい数の付加的な入力解読トランジ
スタがその様な解読器に於て使用される事は云う
迄もない。
その様なワード解読器は一般に次の様に働く。
もしもアドレス線55,56及び57のいずれか
もしくは全てが正の信号を呈するならば、例えば
アドレス線55が高電位で、トランジスタ52が
オン(導通状態)となつてトランジスタ60のゲ
ートが接地電位になる。即ちトランジスタ(以下
トランジスタをTrで表現する。)60はオフ(し
や断状態)であつて、アドレス線46はオフ状態
である。全ての入力アドレス線55,56及び5
7の全てが負荷であると、Tr60はオンとなり、
ワード線46はTr60を介して電源61へ接続
されるので、高電位となる。ワード線46が高電
位になると、ビツト線Tr34及び35がオンと
なり、セルに於ける情報即ち交差結合したTr3
1及び32の状態がビツト線対40及び41(ビ
ツト線Tr34及び34を介してセルへ結合され
ている)によつて差動的に受取られる。
他の解読器50及び51も解読器49とほぼ同
じものであつて、解読器50がアドレス解読Tr
52a,53a及び54aに並列の1つの付加的
なTr62を有し、解読器51が入力アドレス解
読Tr52b,53b及び54bと並列の2つの
付加的なTr63及び64を有している点を除い
て同じ様に動作する。解読器50に於ける付加的
Tr62のゲートは第1比較回路24の出力に接
続され、解読器51に於ける第1の付加Tr63
のゲートは第2比較器25の出力に接続され、そ
して第2の付加的Tr64のゲートは第3の比較
器26の出力に接続されている。
便宜上解読器49への入力アドレス線55,5
6及び57は全体としてアドレスの組(アドレ
ス・セツト)P1として示す。解読器50への入
力解読アドレス線55a,56a及び57aはア
ドレスの組P2で示し、そして解読器51への入
力アドレス線55b,56b、及び57bはアド
レスの組P3として示す。
これらのアドレス線は個々の解読器へ接続され
ると共に、夫々比較器24,25及び26の1つ
へも接続される。例えば比較器24にはアドレス
の組P1及びP2が接続され、そして比較器25
にはP1及びP3が比較器26にはP2及びP3
が夫々接続される。
これらの比較器に於て、アドレスの組が比較さ
れ、もしも比較が成り立つと、比較器から適当な
正の出力信号が発生される。例えばアドレスの組
P1及びP2の比較によつて、線65に正の信号
が呈せられる。この信号は比較器24から解読器
における付加的なTr(この場合は線62aを介し
て解読器50のTr62へ)送られる。この正信
号はTr62をオンにし、ワード線47を脱勢状
態にする。これによつて解読器50は有効に脱勢
され、即ち使用禁止状態となり、入力アドレスの
組P2に対する動作が阻止される。同様に、もし
もアドレスの組P1及びP3間の比較が成立する
と、線66及び63aに信号が現われ、解読器5
1に於けるTr63がオンになつて、ワード線4
8が脱勢される。また、アドレスの組P2及びP
3の比較が成立すると、線67、及び64aに信
号が現われて、解読器51のTr64がオンにな
り、ワード線48が脱勢される。この場合比較器
25もしくは26からの正信号が解読器51を有
効に脱勢する。
同時に、比較器の出力がクロツク・バツフア回
路15,16及び17を介してより上位の読取ヘ
ツド22及び23へ送られ、これらのより上位の
読取ヘツド22及び23の一方もしくは両方を選
択的に変更する。例えば、もしもアドレスP1及
びP2の比較が成立すると、より上位の読取ヘツ
ド22のみが変更され、読取ヘツド21及び23
は不変である。同様に、もしもアドレスP2及び
P3のみの比較が成立すると、より上位のヘツド
23のみが変更されて、読取ヘツド21及び22
は不変のままである。もしもこれらのアドレスが
全て比較成立するならば、両方のヘツド22及び
23が変更され、単一の読取ヘツド即ちヘツド2
1が不変である。云う迄もない事であるが、異つ
たセルを付勢するために異つたアドレスが指向さ
れる事及び問題が生じる唯一の時間は2以上の同
一のアドレスによつてセルがアドレスされつつあ
る時間である事を明確に理解されたい。
より上位の読取ヘツドはセルを介して同時にデ
ータを読取る事が阻止され、セル11のTr30
及び31はセルを流れる電流が過剰でないので寸
法を拡大する必要がない。
比較器24をより詳細に示す第3図を参照す
る。
この比較器24は3つの直列に接続した排他的
OR69,69a及び69bとインバータ72及
び73とから成る。アドレスが記憶された命令ア
ドレス・レジスタにあるのが好ましい低電力論理
に於て比較が実施される。その正味の結果はセル
内に於ける1つの読取のみが保証され、セルTr
30及び31は寸法が1/3に減じられる事である。
更に、ビツト線がより短くなり、ビツト線の寄生
容量が相当減じられ、よつてビツト線の立上り時
間及び立下り時間がそれに対応して減じられる。
上述の様に、比較回路24は3つの排他的OR
69,69a及び69bを有し、その各々がビツ
ト毎(bit―by―bit)のアドレス比較を行なう。
即ちアドレスの組P1のアドレス線55及びアド
レスの組P2のアドレス線55aは交差結合され
たTr70及び71(これらのドレインはノード
Aに於て相互に接続されている)のソースを介し
て第1の排他的OR69へ接続されている。この
ノードAは負荷Tr74を介して電源75へ及び
負荷Tr78及びフオロワTr79を含むインバー
タ回路72のインバータTr76及び77のゲー
トへ接続される。Tr76のソースは接地され、
そのドレインは第2の負荷Tr78を介して電源
75へ接続されている。Tr76のドレインは更
にフオロワTr79がゲートへ接続されている。
Tr79のドレインは接地され、そのソースはTr
77を介して電源75及びノードBへ接続されて
いる。
第3図に示す様に、次の排他的OR回路69a
は、該回路の交差結合されたTr80及び81の
ソースに異つたアドレス線56,56aが接続さ
れている点以外は回路69とほぼ同じである。こ
れらのTr80及び81のドレインは共にノード
Bに接続され、そこから次のインバータ回路73
へ接続される。インバータ回路73の出力は第3
の最終的な排他的OR回路69bへ接続される。
ノードBはTr82及び83のゲートへ接続され、
Tr82のソースは接地され、そのドレインはソ
ース・フオロワTr85のゲートへ接続されてい
る。Tr85のドレインは接地され、そのソース
はTr83を介して電源75及び出力線65へ接
続されている。この排他的OR回路69bは1対
の交差結合されたTr86及び87を有する。そ
れらのソースは夫々アドレス線57及び57aに
接続され、ドレインは出力線65に接続されてい
る。この様にしてP1アドレス入力及びP2アド
レス入力の間に於てアドレス対アドレス
(address by address)の比較が実施される。こ
の比較器は、等しい長さの2つのアドレスを比較
する場合、モジユール・リプル(module
ripple)法を実行する。回路は完全にスタチツク
即ち静的であるのでクロツキングは必要でない。
以下に於て回路の動作を説明する。まず、第1
のアドレスの組P1が線55,56,57上の信
号からなり、第2のアドレスの組P2が線55
a,56a及び57a上の信号からなり、更に線
56及び56a上の信号(これらの信号は相互に
異なる)を除いて全ての信号が等しいと仮定す
る。この場合、線55及び55aに於ける信号が
等しいので、Tr70及び71はオフであつて、
ノードAは負荷Tr74によつて高電位となり、
Tr76,77はオンとなる。Tr76及び77が
オンとなる事によつて、Tr79はオフにされ、
Tr77がオンである事によつて、Tr79のソー
スは高電位になる。しかしながら、線56及び5
6a上の信号は異なるので、交差結合されたTr
80もしくは81の一方がオンとなり、ノードB
を低電位にし、Tr82及び83のゲートを低電
位に維持する。よつてこれらのTrはオフにとど
まる。Tr82がオフであつて、Tr85のゲート
が負荷Tr84を介して高電位になると、Tr85
がオンになつて出力線65を低電位に引く。線6
5が低電位であると、クロツク動作するバツフア
回路15を介して読取ヘツド22へ禁止及びトラ
ンスフア信号が送られない。よつてそのヘツドは
通常の動作を行なう。
アドレスの組P1及びP2間の比較が成立する
場合即ち線55,55a,56,56a,57及
び57a上の信号が全て同一である場合、回路は
次の様に動作する。Tr70,71のゲートへ印
加される線55及び55a上の信号が等しいの
で、それらのTr70,71は両方ともオフであ
つて、ノードAは負荷Tr74によつて高電位と
なり、Tr76,77はオンとなる。Tr76がオ
ンであるとTr79はオフになり、ノードBはTr
77がオンであるので高電位となる。この場合、
線56及び56aに於ける信号は同一であり、交
差結合Tr80もしくは81のいずれもがオンに
ならず、ノードBは高電位となつてTr82,8
3のゲードを高電位にし、よつてこれらのTrが
オンとなつてTr85をオフにし、Tr83の動作
によつて出力線65の電位が立ち上る。線57、
及び57aに現われる2つの信号が等しいので
Tr86,87もオフであり、よつて出力線65
は高電位を維持する。出力線65が高電位である
と、バツフア回路15を介して読取ヘツド22へ
接続された禁止及びトランスフア回路へ禁止及び
トランスフア信号が印加される。
リプル比較器からの出力線65が高い(比較の
成立を示す)と、読取ヘツド22は第4図に関連
して示す様に変更され、更にアドレス解読器50
が脱勢される。
比較器25も同様な構成を有するが、比較器2
5はアドレス解読器49に入力されたアドレスの
組P1とアドレス解読器51に入力されたアドレ
スの組P3とを比較し、その出力線66はバツフ
ア回路16を介して読取ヘツド23に接続された
禁止及びトランスフア回路へ信号を供給し、更に
ワード解読器51に於けるTr63へ接続される
線63aへ信号を与える。
比較器26は比較器24,25と構成が同じで
あるが、比較器26はワード解読器50へ与えら
れたアドレスの組P2とワード解読器51へ与え
られたアドレスの組P3とを比較する。その出力
線67も読取ヘツド23に接続された第2の禁止
及びトランスフア回路へ及びワード解読器51の
Tr64に接続される禁止線64aへ信号を与え
る。線66,67のいずれかにおける正の信号に
よつて読取ヘツド23及びワード線解読器51へ
信号が送られる。
第4図に、クロツク動作するバツフア回路1
5,16及び17の細部を示す。これらのクロツ
ク動作するバツフア回路の各々は同じであるので
回路15のみを詳細に示す。
これらの回路は比較器からの信号を刻時し、解
読する。比較器に対して上記回路が接続される
が、これは所望の時間に所望の態様で働く様に読
取ヘツド21,22、及び23に接続される禁止
トランスフア回路へ禁止及びトランスフア信号が
送られる事を保証するためである。
第4図に示す回路15は線65に於て比較器2
4から信号を受取る。線65はTr90のゲート
へ接続される。そのTrのソースは接地され、ド
レインは直列の解読Tr92,93,94及び9
5のうちの第1解読Tr92のゲートへ並びに負
荷Tr91を介して電源110へ接続されている。
解読Tr92,93,94及び95のソースは全
て接地され、ドレインは全て負荷Tr96を介し
て電源110へ並びにフオロワTr97,98の
ゲートへ接続される。これらフオロワTr97,
98のソースは接地されている。Tr97のドレ
インは負荷Tr99を介して電源110へ及び制
御Tr100のゲートへ接続される。Tr98のド
レインは出力線109へ及び制御Tr100を介
して電源110へ接続される。
解読Tr93,95のゲートは夫々刻時入力線
107,108へ接続され、Tr94のゲートは
刻時ラツチ111の出力へ接続されている。この
ラツチ111は一対の交差結合したTr102,
103を有し、そのソースは接地され、ドレイン
は夫々の負荷Tr105,106を介して電源1
10へ接続されている。交差結合したTr102,
103に並列に一対のスイツチングTr101,
104が用いられている。それらのソースは接地
され、ドレインは夫々の負荷Tr105,106
を介して電源110へ接続される。Tr103及
び104のドレインは更に、解読Tr94のゲー
トへ接続されたラツチの出力線へ接続される。2
つのスイツチングTr101及び104のゲート
は夫々クロツク入力線107及び108へ接続さ
れる。
この刻時バツフア回路は次の様に動作する。負
荷Tr91の効果によりTr92が常時オンである
事によつてTr97,98が常時オフであるので
出力線109は常時高電位にある。制御Tr10
0は常時オンであつて、よつて線109はほぼ電
源110のレベルにある。クロツク線107,1
08の両方に信号がないものと仮定する。線65
に於て比較信号が受信されると、Tr90がオン
となり、Tr92のゲートが低電位に引かれてTr
92がオフになる。Tr92のドレインへ接続し
たTr97,98のゲートの電位が上がり、Tr9
7,98がオンになる。Tr97がオンになると、
それはTr100のゲートの電位を下げ、線10
9が電源110からカツトされる。同時にTr9
8がオンになると、それは出力線109を接地電
位に引く。Tr90の入力に於て受信したTr92
をスイツチする比較信号が消滅すると、その回路
は常態へ復帰し、線109の電位が立ち上る。
線65上の比較信号の存在に関係なく特定の期
間にわたつて設定された即ち常時高電位の状態に
線109が維持される事を保証するために線10
7,108へクロツク信号を順次印加する。回路
にクロツク・パルスを与える事によつて、出力線
109を所定の期間その設定された常時高電位の
低論理状態に強制する事ができる。この回路は負
の論理を用いる。これは線107,108に対し
て間隔をとつた正のクロツク信号を印加する事に
よつて達成される。もしもまずクロツク線107
が立ち上がるものとすると、それによつてTr9
3がオンとなり、Tr97,98のゲートの電位
を引き下げる。これらのゲートは、たとえ線65
上の比較入力信号が消滅しても、クロツク信号の
期間にわたつて接地された状態を維持する。同時
に、線107に於けるクロツク・パルスはTr1
01をオンにし、Tr103のゲートの電位を下
げてTr103をオフにする。Tr103がオフに
なると、Tr102のゲートの電位が立ち上がり、
Tr102がオンとなり、Tr103のゲートを低
電位にラツチング即ち保持する。Tr103がオ
フになると、ラツチ111の出力が立ち上がり、
Tr94はオンとなる。ラツチ111は線107
が低電位に戻つた後、線108上に正のクロツク
信号が現われるまでこの状態のままである。線1
08に適当なタイミング信号が与えられると、
Tr95,104がオンとなる。Tr104がオン
になると、Tr94,102のゲートが低電位に
下がり、Tr94,102がオフとなる。Tr10
2がオフになると、Tr103のゲートがオンに
なり、Tr102,94の両ゲートを低電位にす
る。線108上のタイミング・パルスが消滅する
と、Tr95がオフとなる。Tr93,94,95
がオフすなわちラツチがオフになり、線107,
108にクロツク信号が来ないと、線109は
Tr92(そのゲートは線65の反転された状態
によつて駆動される)によつてのみ制御される。
次に第5図及び第6図を参照する。本発明に於
て用いるのに適した読取ヘツド21,22,23
及びこれらに接続された禁止及びトランスフア回
路が詳細に示されている。
読取ヘツド21は1対のビツト線読取Tr12
0,121を有している。これらのTrのゲート
は夫々差動ビツト線40,41に接続されてい
る。Tr120及び121のソースは負荷Tr12
2を介して電源125へ接続され、Tr121の
ドレインは負荷Tr123を介して電源125へ
接続されている。Tr120,121のドレイン
は出力増幅器へ接続されている。この例に於ては
差動増幅器124が用いられている。この増幅器
124は低インピーダンス源を有する。この増幅
器124は公知であつて、これ以上の説明は行な
わない。その出力は出力読取線126へ接続さ
れ、ワード線46の付勢によつてビツト線Tr3
4,35がオンになると付勢状態になる。前記の
様にこれらのビツト線Trの付勢によつてセルTr
30及び31からの差動信号が夫々ビツト線40
及び41上に現われる。この差動信号は他の読取
Tr120もしくは121の一方をオンにし、よ
つて増幅器124が適当な信号を発生する。読取
ヘツド21は公知の典型的なものである。
読取ヘツド22も同様のものであつて、一対の
読取Tr120a,121aを有する。それらの
ゲートは夫々ビツト線42,43へ接続されてお
り、ソースは接地され、ドレインは夫々負荷Tr
122a,123aを介して電源125へ及び差
動増幅器124aへ接続されている。加えて、読
取ヘツド22には禁止及びトランスフア回路が接
続されている。
読取ヘツド22へ接続された第5図に示す禁止
及びトランスフア回路は一対のビツト線によつて
付勢されるTr131及び132を有している。
それらTrのゲートは夫々差動ビツト線40,4
1へ接続されている。これら両Tr131,13
2のソースは接地されている。Tr131のドレ
インは負荷Tr133を介して電源134へ、ス
イツチングTr135のドレインへ負荷Tr133
のゲートへ並びに接地Tr136のゲートへ接続
されている。このスイツチングTr135はその
ソースが接地されている。接地Tr136のソー
スは接地され、そのドレインはビツト線対42,
43のビツト線42へ接続されている。
ビツト線スイツチングTr132のソースは接
地されており、そのドレインは負荷Tr137を
介して電源134へ、第2スイツチングTr13
9のドレインへ並びに第2接地Tr138のゲー
トへ接地されている。Tr138のソースは更に
接地され、そのドレインは差動ビツト線対42お
よび43の第2ビツト線34へ接続されている。
スイツチングTr135,139は共にドレイン
が接地されており、ソースが夫々の負荷Tr13
3,137を介して電源134へ接続されてい
る。Tr135,139のゲートは刻時バツフア
回路15の出力線109へ接続されている。
この禁止及びトランスフア回路はより高速度の
読取及び記憶時間を与え、よつてより高速度のパ
ワー・サイクリング(power cycling)が達成さ
れる。
その回路は次の様に動作する。全てのビツト線
40ないし45が常時高電位にあり、Tr131,
132,135及び139がオンであると仮定す
る。更にアドレスの組P1及びP2がビツト線の
対40及び41,42及び43を選択してそれら
に差動信号を与えているものと仮定する。アドレ
スの組P1によつて、読取ヘツド21に接続され
た差動ビツト線対40及び41のうちのビツト線
41は低電位に引かれ、読取ヘツド21へ差動信
号を与え、よつてヘツド21は線126上に出力
信号を生じる。更に、アドレスの組P1及びP2
が同一であつて、バツフア回路出力線109が負
の信号を有するものと仮定する。この負の信号が
Tr135,139をオフに転じる。しかしなが
ら、ビツト線が高電位であるので、Tr131は
オンに保持され、Tr136のゲートが低電位に
保持されて、Tr136がオフ、ビツト線42が
高電位に維持される。ビツト線41は低電位で、
Tr132はオフである。よつてTr132のドレ
インの電位は負荷Tr137のゆえに立ち上がり、
Tr138がオンとなつて、ビツト線43が低電
位に下がる。この状態が生じると、ビツト線4
2,43の状態はビツト線40及び41に従う即
ち線42が高電位であると線40が高で、線41
が低だと線43が低である。これは下位ビツト線
の対40及び41の状態がより上位のビツト線の
対42及び43へトランスフアされた事を示す。
このビツト線42,43の状態がビツト線42及
び43の間に接続された読取ヘツドによつて読取
られる。この様にして読取ヘツド21及び22は
たとえただ1つのセルがアクセスされたとしても
線126,126a上に同一の出力を生じる。
もしも読取アドレスP1及びP2が異なつてい
たならば、線109上の信号は高電位に維持され
て、Tr135,139の両方をオンに維持し、
Tr136,138のゲートを低電位にする。こ
れらのゲートが低電位だと、Tr136,138
の両者がオフであつて、ビツト線42,43は常
態に於てビツト線の対40及び41とは独立に動
作し、読取ヘツド22は線42及び43上の情報
を読取るであろう。
上記の技術は従来技術によつて達成し得なかつ
たいくつかの独特な効果を奏する。この様に差動
対を用いる事によつて、第2の両ビツト線が常に
接地されない。これはビツト線42及び43の読
取に続く復帰時に、ビツト線43のみを復帰させ
ればよい事を意味する。これによつて公知技術の
場合と比べて容量回復負荷(capacitive restore
load)を1/2にカツトし、回復時間が半分に減じ
る。更に、従来技術の回路に必要な電力のおよそ
1/2の電力で済む。
加えて、それによつて従来技術の回路の感知増
幅器内部ノード上ではなくビツト線自体へトラン
スフア感知負荷を移動させる事が可能である。全
容量のうちの重要でない部分であるビツト線へそ
れを移す事によつて、感知増幅器出力ドライバを
小さい負荷でもつて敏速に働らかせる事ができ
る。更に、その回路に於ては、2つの接地Tr1
36もしくは138のうちの1つをオンにするだ
けであるので、トランスフア時間及び全体的なサ
イクルもまた相当減じる事ができる。
第6図の読取ヘツドも同様の構成を有するが、
この場合は読取Tr120b,121bが夫々ビ
ツト介44,45へ接続されており、それらTr
のソースが接地され、ドレインが夫々負々Tr1
22b,123bを介して電源125へ及び出力
線126bを有する差動増幅器124bへ接続さ
れている。
もしもアドレスの組P1,P2及びP3が全て
異るならば、3つの組のビツト線40及び41,
42及び43,44及び45の全てが信号を有す
る。この場合、読取ヘツド21,22及び23は
夫々その常態に於て動作しつつある即ちヘツド2
1はビツト線40及び41上の信号を読取りつつ
あり、ヘツド22はビツト線42及び43上の信
号を用取りつつあり、ヘツド23はビツト線44
及び45上の信号を読取りつつある。
ヘツド23に於ては、Tr120b,121b
のみが直接に接続され、よつてオンに転じうるの
で、ビツト線44,45上の信号のみが検出され
る。
即ち、各読取ヘツドは1組のビツト線より多数
の組のビツト線を読取る事が阻止される。
アドレスP1及びP3が同じであると、比較器
16に於て比較が成立して、線66の電位が正に
なつて、線109a(刻時バツフア16の出力)
が負になる。第5図に於て説明したのと同様に、
線66が正になると、アドレス解読器51が脱勢
され、ワード線48及びビツト線Tr38,39
がオフになるだけでなく、刻時バツフア回路の出
力線109aが負になり、禁止Tr135a,1
39aのゲートの電位が下がり、これらTrがオ
フとなり、第3ビツト線対44及び45のビツト
線45が接地される。よつて、ビツト線44及び
45は線40及び41と同一にされ、読取ヘツド
23は読取ヘツド21と同じ情報を読取る。
同様に、アドレスP2及びP3が同じである
と、上記と正確に同じ様にして136bもしくは
138bを介してビツト線44及び45が再び変
更され、よつてビツト線44及び45はビツト線
42および43が有するのと同じ情報を有する事
になる。
もしも3つのアドレス信号の組が全て同一であ
るならば、全ての禁止及びトランスフア回路は、
ビツト線40及び41上の情報をビツト線42及
び43と44及び45へトランスフアする。全て
のアドレスの組が同じである場合に於ては、読取
ヘツド21,22及び23の全てが同じ情報を読
む。
実施例として差動ビツトの対を用いるものを説
明したが、シングル・エンド型(single ended)
のビツト線構成を容易に用いうる事並びにその様
なシングル・エンド型ビツト線のアレイを収容す
べく読取ヘツドと禁止及びトランスフア回路とを
適合させうる事は当業者にとつて自明である事は
云うまでもない。
更に、3ポート・システムについて説明した
が、これを更に拡張したシステムに本発明を適用
しうる事も明らかである。
以上に於てアレイ寸法を極めて小さくしうる、
性能の改善された、多重ポート・レジスタ・アレ
イに多重ヘツドを用いる技術を説明した。上記技
術は所要の回路面積の相当な削減をもたらし、し
かも回路の信頼度を改善するものである。
【図面の簡単な説明】
第1図は本発明を用いる装置の全体図を示す
図、第2a図及び第2b図は相互に接続する事に
よつてワード解読器及びセルの1つを詳細に示す
図、第3図は本発明に於ける比較器の一実施例を
示す図、第4図はクロツク・バツフア回路を示す
図、第5図は読取ヘツド21,22並びに禁止及
びトランスフア回路の実施例を示す図、第6図は
読取ヘツド23並びに禁止及びトランスフア回路
を示す図である。 10…アレイ、11…記憶セル、12,13,
14…ワード解読器、15,16,17…クロツ
ク・バツフア回路、18,19,20…読取ヘツ
ド、21,22,23…読取ヘツド、24,2
5,26…比較器。

Claims (1)

  1. 【特許請求の範囲】 1 夫々が複数の書込線から別個にアドレス可能
    であり且つ下位のビツト線ないし上位のビツト線
    からなる複数の組のビツト線によつて読取可能な
    セルを有するメモリ装置において、 各セルに接続した、下位のワード解読器ないし
    上位のワード解読器からなる一組のワード解読器
    と、 各セルに結合した、下位の読取ヘツドないし上
    位の読取ヘツドからなる、上記ワード解読器の数
    と同数の一組の読取ヘツドであつて、最下位の読
    取ヘツドが最下位のビツト線を介してセルへ接続
    され、より上位の読取ヘツドが夫々個々のより上
    位のビツト線を介してセルへ接続されてなるもの
    と、 上記のより上位の読取ヘツドの各々に接続した
    少くとも1つの禁止及びトランスフア回路と、 上記より上位のワード解読器及び上記より上位
    の読取ヘツドに接続したアドレス比較器とよりな
    り、 上記禁止及びトランスフア回路の各々が、制御
    電極を夫々下位のビツト線へ接続した、ビツト線
    上の信号によつて付勢される一対のトランジスタ
    と、夫々上位ビツト線及び接地電位間に接続した
    一対の接地トランジスタと、夫々上記ビツト線上
    の信号によつて付勢されるトランジスタと並列に
    接続されるとともに上記接地トランジスタの制御
    電極に接続されたスイツチング・トランジスタと
    を有する事を特徴とするメモリ装置。
JP59005866A 1983-05-31 1984-01-18 メモリ装置 Granted JPS59227088A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US499729 1983-05-31
US06/499,729 US4577292A (en) 1983-05-31 1983-05-31 Support circuitry for multi-port systems

Publications (2)

Publication Number Publication Date
JPS59227088A JPS59227088A (ja) 1984-12-20
JPH0217873B2 true JPH0217873B2 (ja) 1990-04-23

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JP59005866A Granted JPS59227088A (ja) 1983-05-31 1984-01-18 メモリ装置

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