JP2820460B2 - 書込み回復・列アドレス回路を改善したスタティック半導体メモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的にスタティックランダムアクセス形メ
モリ（SRAM）に関し，特に高速動作を可能にするととも
に、変化が望まれない格納データビットの状態が，意図
せずに変化する機会が減ぜられるような素子の回路の改
善に関する。

（従来の技術） メモリビットセルの実装密度が高いゆえに比較的低コ
ストであるので，ダイナミックランダムアクセス形メモ
リ（DRAM）は，最も広く使用されている形式の半導体メ
モリである。

しかしながら,DRAMには各ビットセルの状態を周期的
にリフレッシュする回路を含み，きわめて多量のオーバ
ヘッド回路が要求される。

SRAMはリフレッシュをする必要性がなく，一般的に高
速のアクセス時間を有しているが、DRAMに比較してはる
かにビットセルの大きさが大きいという欠点がある。そ
れゆえ,SRAMの与えられた半導体チップ領域に入る蓄積
セルの数はDRAMの等価な領域に入る蓄積セルの数に比べ
てきわめて少ない。

しかし，第１に高速アクセス時間ゆえに，特性が重要
であって，かつ，コスト増が問題にされないような多く
の電算機応用分野はSRAMが使用されている。

多くの複雑な汎用電算機では，キャッシュのような，
そのシステムメモリの小部分にはSRAMを使用し，大容量
のメモリにはDRAMを使用している。

代表的なSRAMは，メモリ内に格納されるべき情報の各
ビットに対応して個々にメモリセル回路を備えている。

各ビットセル回路は，フリップフロップの性質のもの
である。それは２つの安定状態を有するものである。セ
ルの状態は，その両端の電圧を監視することにより読み
取られる。セルの一方の側が高電圧レベルであって，か
つ，他が低電圧レベルであるならば，ビットセルはある
状態にあると考えられるが，その電圧を反転するなら
ば，それはその第２の状態にあると考えられる。セルの
状態は，その両端に逆極性の電圧を加えることによって
変化する。

SRAMは，列と行との方向にそのビットセルを並べて構
成されている。複数の斯かるセルは，一端がトランジス
タスイッチを介してある列のビット線に接続され，他端
が他のトランジスタスイッチを介して第２の列ビット線
に接続されていて，一列に並べられている。複数のかか
る列が使用されている。ワード制御線は，多数の列を横
切って延びているセル行上で各セルを構成するトランジ
スタスイッチに接続されている。斯くして，あるワード
線の状態を適当に活性化することは，ある行上のメモリ
セルをそれぞれの列ビット線に接続することである。

セルアレイ上で１セルの状態を読み取ることは，一つ
の読み取り回路により達成されている。

同様に，一つの書込み回路一つのセルアレイ用に設け
られている。セルの存在する行上のワード線の状態を適
当に活性化し，かつ，セルの存在するビット列線に読出
し／書込み回路を接続することにより，読出し／書込み
を行うため，特定のセルがアドレスされる。正しい列上
のビット線は，アドレス可能なデコード／マルチプレク
ス回路を介して，読出し／書込み回路に接続されてい
る。これらの状況下で，アドレスされた列上の一つのセ
ルのみが列上のビット線に接続される。

すなわち，それは当該ワード線のアドレスされている
行上でのものであり，その一つのセルのみが読出し／書
込み回路に接続されている。

読出し回路は，基本的な素子としてセンス増幅器を備
えている。アドレスされたセルの読み取りは，当該列上
のビット線をセンス増幅器に接続することにより達成さ
れる。アドレスされた列上のビット線上の相対電位は，
選択されたメモリセルの状態を決定するために測定され
る。

あるビット線が他のビット線より高電圧を有するなら
ば，それは一つ状態にあり，当該電圧が逆ならば他の状
態にある。

アドレスされたセルの状態は，同様にして当該セルを
アドレスし，かつ，当該セルの存在する列上のビット線
を書込み回路に接続することにより変化する。書込み回
路は，セルの一方のビット線を高電圧レベルに駆動する
とともに，同時に他方のビット線を低電圧レベルに駆動
することにより，当該セルの状態を切り替えさせる。

書込み回路がアドレスされたセルに接続されていない
ときには，他の書込み過程でセルの状態が逆転するまで
セルはその新しい状態に保持されている。

不活性状態では，通常のSRAM回路はメモリセル間の電
位差の中間の電圧に全ビット線が保たれている。斯くし
て，特定のセルの状態を読み出すために特定のセルをア
ドレスしたときには，特定セルの接続されたビット線は
この中間の電圧で動作を開始する。この電圧は，かなり
の高インピーダンスを介して電源へ接続されているが、
与えられた列上の一対のビット線にはセル両端の電位差
が接続されているので，急速にこれらの電圧を変化させ
ることができるようになっている。

アドレスされたセル列上のビット線では，この電圧変
化はセンス増幅器によりセンスされる。

読出し過程の速さは，非常に感度の高いセンス増幅器
を使用すれば最大になる。アドレスされたセルの存在す
る行に対応するワード線の状態を活性化することにより
アドレスされた列上のビット線に当該セルは接続される
が，その後，上記非常に感度の高いセンス増幅器は上記
アドレスされた列上のビット線での電圧スイングの方向
をきわめて早く検出することができる。

（発明が解決しようとする課題） アドレスされた列上のビット線に対して接続されてい
る書込み駆動回路により、一つのビットを一つのアドレ
スされたセルに書き込むときに，一方の線を高電圧レベ
ルに上げるとともに他方の線を低電圧レベルに下げるこ
とにより，安定状態で等電圧に保たれたビット線上の電
圧を駆動回路は急速に変化させる。

この後，当該セルに対応するワード線上の信号を不活
性状態に変化させることによりデータの書き込まれてい
るセルを当該セルに対応するビット線から切り離したと
きに，当該列上の他の或るセルが次に読み取られるべき
であるという望ましくない状態下では，これらのビット
線上の電圧は等しくない。

当該列上の他のセルの読出し動作が達成される前に，
メモリはそれらのビット線が等電圧になるのを待たなく
てはならない。

ビット線は高インピーダンスを介して電圧源へ接続さ
れているため，ビット線上の電圧は時間の観点において
等化される。動作過程を高速化するためには，アレイあ
るいはアレイの一部分上のすべてのビット線にはセルに
書込みが行われた即刻後に，アドレスされたセル列上の
ビット線を希望する等電圧レベルに再生するための電圧
でパルスが加えられる。各列のビット線は通常，この期
間には一緒に接続され，一対のビット線を等電圧状態に
再生するため，当該列上のセルを読出すことができるよ
うに、各事象の組合せが設計されている。

書込み動作の行われた後に，この等しくないビット線
上の状態は他の理由によっても望ましくないものでもあ
る。書込みが行われたばかりの当該列上の他のセルが極
めて短時間内に読み取りを行うためアドレスされたなら
ば，電圧の等しくないビット線上の電圧はセルの状態を
切り替えることができる電圧より遠く離れたものであ
り、セルの状態は上記等しくない電圧により望ましくな
い変化をする。

本発明の主たる目的は，格納されたデータを速度性能
を向上して読み取ることができるSRAMを提供することに
ある。

本発明のさらに特定の目的は，書込み動作の過程で等
しくない電圧状態に駆動されている一対の列ビット線上
で，等しい電圧を再生する回路の改善技術を提供するこ
とにある。

（課題を解決するための手段） これらの目的，ならびにその他の目的は，スタティッ
ク形RAM（SRAM）の内部で技術，および回路実装上の幾
多の改良の組合せにより達成される。

これらの改良の一つは，通常，マルチプレクサなどの
列選択回路を介してパルスを再生しているビット線上の
電圧を，書き込まれたばかりの列ビット線に印加するこ
とにある。再生パルスは，パルスが必要な列上のビット
線のみに印加される。不必要なパルスを他の列上のビッ
ト線へ印加することは避けられている。斯くして，再生
はきわめて低電力と，比較的高速度で行われる。すなわ
ち，パルスが指向する必要のある列上のビット線は既に
アドレスされているので，書込み動作が終了した後，短
時間にわたりアドレス指定を延長することにより再生を
有効に行うことができる。

実施例においては，ビットをアドレスされたセルに書
き込むために使用されるのと同様な駆動部を，再生を達
成するための書込み駆動部として使用することにより，
回路はさらに簡易に作られる。

本発明の数多くの特徴の他の一つは，読出しおよび書
込み動作用に，列ビット線上の個別アドレス指定マルチ
プレクス回路を提供することにある。すなわち，望まれ
る一対の列上のビット線をアドレスされたセルの状態を
読み取るためのセンス増幅器へ接続するためのマルチプ
レクス回路は，一つのビットをアドレスされたセルへ書
き込むべきときに，これらの同一のビット線を書込み駆
動回路へ接続するために使用されるマルチプレクサ回路
とは別のものである。このような分離により，書込み駆
動回路のインピーダンスがセンス増幅器からアンロード
されるので，センス増幅器はアドレスされたセルの状態
を迅速に決定することができる。

さらに、読出し動作においては小電流であるため，読
出しマルチプレクス回路の部品は小形のものであるが，
個別書込みマルチプレクス回路には書込みをするために
アドレスされたビットへ高電流を通過させるように希望
する回路素子を備え、読出し動作の速度に影響すること
なく書込み再生を行うことができる。

さらに、この分離により，それぞれ読出しマルチプレ
クサおよび書込みマルチプレクサにおける各素子を読出
し／書込み単一目的用として最適化することができる。

本発明の他の目的，利点，および特徴は、それらの実
施例の詳細な記述から明らかであり，その記述は添付図
面に関連したものとすべきである。

（実施例） 背景として，電子計算機システム用SRAMを一般的に記
述した。チップ11のような複数のメモリチップは，それ
ぞれ電子計算機のデータバス13およびアドレスバス15へ
接続されている。本明細書において実施例として記述さ
れているメモリチップは，チップイネーブル（CE）制御
信号，および書込みイネーブル（WE）制御信号を利用し
た形式のものである。

これらの制御信号が両方とも同時に活性状態であるよ
うなチップは、アドレスバス15上のアドレスにより指定
され位置へ，データバス13からデータを書き込む条件下
にある。チップイネーブル信号が活性状態であるが書込
みイネーブル信号が活性状態ではない場合には，アドレ
スバス15上のアドレスによって指定された位置にチップ
から読出された情報が格納されているという条件下にチ
ップが置かれている。

メモリチップの全アレイは，共通の書込みイネーブル
信号線17に接続されている。概念的には，メモリチップ
は行列で形成されていると考えられ、メモリチップの各
行は第１図のアレイのチップの最上行に対応する線19の
ような，共通チップイネーブル信号線に接続されてい
る。

イネーブルされているチップの該当行は，メモリチッ
プから読出されているか，あるいはメモリに書き込まれ
ているデータのワードに対応するビット位置を全て含む
ものである。斯かるデータワードの各ビットはメモリチ
ップ上の別々の行に置かれているか，あるいは逆に２ビ
ット以上が別々の構成位置にある各メモリチップ上に置
かれている。

公知のように，他の形式のメモリチップでは，第１図
に示したチップイネーブル信号および書込みイネーブル
信号の代わりに，書込み（WR）制御信号および読出し
（RD）制御信号を使用しているものもある。

その場合，読出し／書込み制御信号の一つのみが一時
に活性状態に変化する。すなわち，読出しを実行すべき
ときには読出し信号，書込み実行すべきときには書込み
信号が活性状態に変化する。それらの信号のどちらかが
存在しないと，それらの信号により制御されているメモ
リチップはディスエーブルされる。

ここに記載した本発明の実例は，これらの形式のメモ
リチップの一つを示すので，本発明の種々の様相も他の
形に対して適用することが可能である。事実，現在のほ
とんどのマイクロプロセサは，電子計算機における，ど
ちらかの形式のメモリチップを取り扱うことができるも
のである。

第２図は，第１図のシステムのメモリチップ上，ある
いはその一部分上に含まれているメモリシステムを記載
したものである。

選択回路21を介して，データバス13上の線23が使用さ
れているものとする。線23により供給されるデータバス
上の単一ビット位置には，第２図の回路における単一デ
ータビットを格納する。すなわち，斯かるビットは，第
２図の単一ビット位置が一部分であるような全メモリに
格納されている各データワードに対応する。

第２図のメモリ部分に格納されている各ビットは，単
一ビットより成るスタティックセルに格納されている。
各スタティック格納セルの公知の回路構成は，セル25に
記載されている。

概念的，かつ，通常は物理的に，第２図の数“m"とし
て指示された複数の列，ならびに第２図の数“n"として
指示された複数の行で複数のセルが配置されている。セ
ル25により指示された各セルは，直列に接続された一対
のインバータ回路27,29として表示することのできるフ
リップフロップの性質をもった２安定値回路を備えてい
る。これらのインバータ間の回路ノード31,33は、スイ
ッチング電圧がノード31,31間に供給されるまでセルの
状態を示す安定電圧を保持している。

代表的な半導体回路実装技術においては，電源電圧は
0Vと5.0Vとである。ノード31,33の一方はほぼ0Vである
が，他方はほぼ5.0Vである。顧客の使用により，ノード
31が0Vであってノード33が5.0Vであるときには，セル25
はディジタル“零”ビットを格納するものと考えられ，
ノード31,33の電圧が逆転したときには，セル25はディ
ジタル“1"を格納するものと考えられる。これらの２安
定状態の一方にあるときには，高電圧のノードを0Vに駆
動するとともに，零電圧のノードに3.5Vを越える電圧を
短いパルスで印加することにより，回路は他方の状態へ
と切り替えられる。

一端，パルスの印加が終わると，電圧パルスが逆転す
るような他の状態の電圧がノード31,33間に印加される
まで，セルの状態は変わらないで保持されている。もち
ろん，上記ではインバータ27,29を形成するトランジス
タには電力が加えられているものと仮定している。

セル25を備え，さらにセル35,図示してない複数のセ
ル，および最後のセル37を備えた一つの列におけるビッ
トセルは一対のビット線導体間に接続されている。

セル25から見られるように，そのノード31,33は、そ
れぞれパスゲート43,45を介して列ビット線39,41に接続
されている。これらのパスゲートは，そのゲートがワー
ド線を形成する導体47に接続されているスイッチングト
ランジスタである。ワード線47上の信号が活性状態に変
化していると，パスゲート43,45はオンにされ，これに
よってノード31,33がそれぞれのビット線39,41に接続さ
れる。ワード線47上の信号が不活性状態であると，パス
ゲート43,45がオフにされ，ビットセルは残りのメモリ
チップ回路から分離される。

セル25,セル49,他の図示してない幾つかのセル，およ
びセル51を備えたセルの各行は共通のワード線47に接続
されている。

行上の各セルは，それぞれ共通のワード線の状態に応
じて一対の列ビット線に接続されているか，あるいは接
続されていないかである。

書込みにより状態を読出すか，あるいは変化させるこ
とにより，その状態を決定するため，第２図に示されて
いるアレイのうちで１ビットのセルのみが一時にアドレ
スされる。

行列においては，アドレスがアドレスバス15上に与え
られているようなセルが存在し，かつ，そのセルのアド
レスは行デコード回路53および列デコード回路55に決定
される。線５上の信号により当該アドレスがイネーブル
されたときには，アドレスバス15上の当該アドレスに対
応する適切なワード線を活性状態に変化させることによ
り，行デコード回路53はセルの行の一つを活性状態に変
化させる。アドレスバス15上のアドレスも回路55により
デコードされる。これにより正しい列ビット線が一つの
読出し回路，あるいは一つの書込み回路のいずれかに接
続される読出し回路の主要な要素には，電圧入力線63,6
5を有するセンス増幅器61がある。

センス増幅器61の出力67は，入力63,65が他より高電
圧レベルにあるか否かに依存した極性を有している。そ
の出力67はバッファ回路およびラッチ回路69に印加さ
れ，これらの回路には読出しサイクルの適当な瞬間に，
センス増幅器の出力67の極性に依存し，アドレスセルの
状態が“0"または“1"として格納されている。

書込み回路の主要な素子には，それぞれのビット線を
駆動する増幅器71,73がある。これらの駆動用増幅器は
出力75,77を有し，これらの出力は書き込まれるべきセ
ルの状態を切替えるのに十分な5Vの電圧差を発生するよ
うに駆動される。

この差動書込み電圧出力は，それぞれの入力線79,81
における適当な信号によりオンにされる。駆動用増幅器
の出力71,73は，その入力が活性状態にされない限り，
ほぼ＋5.0Vに保たれていて，活性状態にされる瞬間にそ
の出力は低電圧レベルになる。斯くして，入力79,81の
一つが不活性状態であって，かつ，他が活性状態である
ならば，ビットセル25のノード31,33に対してビットセ
ルの状態を変化させるのに十分な電圧差を印加すること
により，当該電圧差が駆動装置の出力線75,77の間に出
力される。

バス線23の状態が“0"か，あるいは“1"かであるかに
応じて，バッファ回路およびデコード回路83の出力線8
5,87の一方を不活性状態にし，他方を活性状態にするこ
とにより，入力79,81の状態が変化する。

線85,87は，それぞれORゲート89,91を介して駆動装置
の入力線79,81に接続されている。

後に説明するように，書込み動作が行われているとき
を除いて,ORゲート89,91の第２の入力は，通常，選択さ
れた一対のビット線をプレチャージするために駆動装置
71,73の出力を両方とも高電圧レベルにさせる。書込み
動作時には，上述したように駆動装置71,73の出力は等
しくないようにしてある。

アドレスすべきセルを備えた列において，ビット線対
は，線59上の信号による４個のスイッチング回路（マル
チプレクサ）93,95,97,99の動作により読出し回路、あ
るいは書込み回路に接続されている。SRAMの通常の構成
はこれらの回路を２個備えていなければならず，一方は
アドレスされた列の第１のビット線を選択するためのも
のであり，他方はアドレスされた列の他のビット線を選
択するためのものである。

この通常の構成において，両スイッチング回路は，ア
ドレスされた列のビット線を書込み回路，および読出し
回路に接続している。

この通常の構成においては，読出し動作が希望され，
かつ，読出し期間に書込み回路がビット線に接続され続
けているならば，書込み回路はディスエーブルされる。
しかしながら，本発明のSRAMでは，列ビット線を読出し
回路，あるいは書込み回路に接続するために別々のスイ
ッチング回路を採用している。スイッチング回路93,97
は、読出しセンス増幅器61の入力線63,65に接続される
べきアドレス列のビット線対のうちの一つを選択する。
スイッチング回路95,99は、メモリビットセルのアドレ
スされた列上でビット線対にそれぞれ駆動増幅器71,73
を接続するため，駆動増幅器71,73の出力線75,77を受信
する。

第４図は，読出しスイッチング回路93および書込みス
イッチング回路95の実装例を示している。これらの回路
は，それぞれ読出し回路および書込み回路を，一対の列
ビット線のうちの左側のビット線へ接続する動作を制御
するものである。スイッチング回路97,99は同様に作ら
れていて同様に動作するが，これは列ビット線対のうち
の右側のビット線に関してである。

その最も単純な形態として，各ビット線には，各ビッ
ト線に直列に接続された直列スイッチングトランジスタ
を備えている。すなわち，第２図の左側の列に対してト
ランジスタ101が備えられ，ビットセルの左側の列の次
には他のスイッチングトランジスタが備えられていると
いう具合である。デコードされた列アドレス線59の一つ
における適当な信号，および読出し列のMUXイネーブル
線107上における活性状態の信号により，セルの左側列
におけるビットセルがアドレスされたときには,ANDゲー
ト105はトランジスタスイッチ101をオンにする。同様
に，線107上のイネーブル信号が活性状態になると同時
にデコード列のアドレス線59上の線が活性状態になった
ときには，トランジスタ103は導通状態にさせられる。
結果は，列の左側のビット線の一つをセンス増幅器の入
力線63に接続することである。

書込みスイッチング回路95は，同様に作られている。
例えば，スイッチングトランジスタ111は駆動装置の出
力線75,ならびに最も左側の列のビット線39に直列接続
されている。

ANDゲート113の両入力が活性状態であるときには，当
該スイッチングトランジスタはオンになる。

それらの入力は，デコードされた列アドレス線59およ
び右側の列のMUXイネーブル線115からの線の一つからの
ものである。スイッチング回路93〜99におけるスイッチ
ングトランジスタの特定の構成を，特定の応用に対して
は第４図に示すようなものから他の形式に変形させるこ
とが可能である。実例はビット線数がきわめて多いとき
のものであり，樹状にスイッチングトランジスタを接続
して使用するのにきわめて有効である。

アドレスされたビットセルが存在する列の列ビット線
に読出し回路，および書込み回路を接続するために，独
立したスイッチング回路が使用されているということ
は，奇妙にみえるかも知れない。しかしながら，これに
は多くの利点があって付加回路をきわめて価値の高いも
のにしている。読出しスイッチング回路93のスイッチン
グトランジスタ101,103などは，書込みスイッチング回
路95における書込み電流を取り扱うのに要求されるより
も，はるかに小さな大きさを備えるように作ることがで
きるということは，一つの利点である。一式のスイッチ
のみを使用すると仮定すると，高電流用にスイッチの大
きさを決定しなければならないが，読出しスイッチング
回路93は書込み電流を輸送しないので，スイッチングト
ランジスタは小形にすることができ，その結果，そのキ
ャパシタンスを減少させることができる。

これが有利である理由は，読出し動作期間中，列ビッ
ト線上の電圧は高速に変化するということである。読出
されるべきセルを備えた列上のビット線を，本質的に等
電位に保持しておくことは望ましく，これは通常，セル
電圧範囲の最高限界点、すなわち，ほぼ3.5Vにされてい
る。当該ワード線上に生ずる活性状態への信号変化に応
答して，読出されるべきセルが当該ビット線に接続され
たときには，接続されるべきビット線が実際に零Ｖに至
るかなり前に，セルのどの側が零Ｖであるかを決定する
ことが望まれる。センス増幅器61は電圧変化に非常に感
度が高く，入力線63,65に接続されていてアドレスされ
た列上のビット線対のうち，どの線が最初に3.5Vから零
Ｖの方向に動こうとしているかを検出することができる
ものである。これは，わずか数百ミリボルトのビット線
上の電圧降下をセンスすることにより達成される。読出
し用のみにスイッチング回路93を使用することにより，
そのトランジスタは通常採用されているよりも小形に作
ることができ，その結果，内部キャパシタンスを減少さ
せ，当該変化を検出する速度を増加させている。本発明
においては，大きな寄生容量負荷を有する書込みスイッ
チング回路95における大きな一つのトランジスタを除い
て，すべてのトラジスタはビット線読出し用MUXの出力
に接続されていて，その結果，このクリティカルな点で
の負荷作用を減少させている。

読出しおよび書込み用の列ビット線スイッチング回路
を独立させることの他の利点は，それぞれの回路が種々
の要求を満足させるために個々に構成されたスイッチン
グトランジスタを備えていることである。例えば,pチャ
ンネル形のデバイスはセルを読出すときの高電圧で使用
しやすいので，読出し回路93のスイッチングトランジス
タ101,103などはｐチャンネル形デバイスで造りやす
い。一方，書込み回路95のスイッチングトランジスタ11
1などは，アドレスされたセルに書込みをするためビッ
ト線を零Ｖに切り替えるのによく適したｎチャンネル形
デバイスで作るのが好ましい。

ここで説明するSRAMの設計上の観点は，いつも列ビッ
ト線を等しい高電圧に保っておくことを目的とするもの
であり，読出し動作期間中には一方の線での電圧降下量
を制限しておき，書込み動作期間中には特定列のビット
線が非常に強く駆動された後，できる限り速やかに当該
等電圧を再生するように構成するものである。この補助
メカニズムの一つは，例えばビットセルの単一列に対応
するビット線対の両方の線に接続されたプレチャージ回
路121である。回路121は第２図のビットセルの最も左側
の列に対応して備えられたものである。また，格納セル
の次の左側の列に対応して独立の同様な回路123が備え
られ，さらに図示していない他のセルと他の各列に対応
して同様な回路が備えられ，最後に最も右側の列に対応
してプレチャージ回路が備えられている。

各プレチャージ回路の目的は，該当するビット線対を
高レベルの電源電圧Vcc,すなわち通常,5.0Vの方向にプ
ルアップするためのものである。

３つの異なったメカニズムにより，これは達成され
る。第１のメカニズムは，電圧源127とそれぞれビット
線39,41との間に接続された一対のトランジスタ129,131
を使用したものである。これらのトランジスタは常時，
オンに保たれていて，高インピーダンス性の抵抗として
作用するように接続されている。この接続は，列ビット
線の一つにおける電圧降下を検出している読出し動作に
妨害を与えず，書込み回路によりビット線の一つを零Ｖ
にきわめて近い値に駆動している書込み動作にも妨害を
与えない。

第２のメカニズムは，電圧源端子127と一対のビット
線39,41のそれぞれとの間に接続されている他の一対の
トランジスタ133,135である。トランジスタ133,135は本
質的にトランジスタ129,131よりも低いインピーダンス
のものに作られているが，常時，導通状態に保たれては
いない。トランジスタ133,135のゲートは，一緒にして
読出し制限器の制御信号の制御線137に接続されてい
る。一般に，書込みが発生すべき期間を除いて，これら
のトランジスタは導通状態に保たれている。この制御信
号の実例は第５図（Ｆ）に示されており，同図で信号が
高電圧レベルにあるときには活性状態であり，トランジ
スタ133,135は導通状態に保たれている。

列ビット線を等電圧に保つ作用の補助をするためのプ
レチャージ回路の第３のメカニズムは関連列における一
対のビット線間に接続されている等化器としてのトラン
ジスタ139にある。等化器としてのトランジスタ139のゲ
ートは，書込み等化器の信号制御線141に接続されてい
る。一般に，制御信号線141は活性状態であって，第５
図（Ｇ）に示すように，アドレスバス15上のアドレス変
化，あるいは線17上の書込みイネーブル（WE）制御信号
がディスエーブルになるときの後，きわめて短期間にわ
たりトランジスタ139がオンになる。チップイネーブル
（第５図（Ａ））および書込みイネーブル（第５図
（Ｂ））制御信号の両方が不活性状態であるときには，
トランジスタ139もオンである。

ビット線電圧が等しくないという最も極端な場合に
は，書込み動作の即刻後，ビット線がはるかに強く駆動
された後に生ずる。さらに別のメカズムは，記載してお
いたプレチャージ回路のビット線電圧に加えて，零Ｖ近
くに駆動されているビット線を高電圧レベル状態に再生
するのを助けるために備えられている。

等電圧の再生パルスは，書込み動作の即刻後に列上の
各ビット線に印加されている。パルスは，プレチャージ
回路の場合におけるように，全ての列に対するというよ
りも，書込みがちょうど発生したばかりの列のみに対し
て印加される。本実施例において実施されているよう
に，ビット線の書込みスイッチング回路95,99を介して
一対のビット線にパルスを送ることによりビット線の書
込みスイッチング回路95,99は起動装置の増幅器71,73の
出力75,77に接続され，ちょうど書込まれたばかりの列
のビット線が駆動装置の増幅器71,73の出力に接続され
ているように構成されている。

この“後書込み”の再生動作の期間中，駆動装置の増
幅器71,73は、両方とも線145上の制御信号により高電圧
状態へと駆動されている。

当該線はそれぞれORゲート89,91の第２の入力に接続
され，結果的に駆動装置の増幅器71,73の各出力が高電
圧状態に保持されている。

ワード線信号を不活性状態にすることにより，ちょう
ど書込みの行われたばかりのアドレスされたセルがビッ
ト線から切り離された後、書込み動作期間中に本質的に
零に駆動されているビット線は，きわめて短時間にわた
って高電圧状態に即刻，切り替えられる。

第５図（Ｉ）および第５図（Ｊ）の実施例に示すよう
に，線145上の制御信号および線115上の書込みスイッチ
ング回路制御信号の両方が活性状態にされている短期間
に，上記の動作は行われる。

パルスを必要な列のみへ印加するこの重要な利点は，
回路装置を介してこれらのパルスを繰り返して送ること
による消費電力の削減にある。書込み動作が発生した
後，必要とされる一つの列に対してパルスを通すため，
書込みスイッチング回路が採用されている。書込み動作
期間に使用されるのと同様な起動装置の増幅器を使用す
ることにより，付加回路やかかる再生パルスを作成する
のに備えられる複雑さが避けられる。

以前に述べたように，プレチャージ回路および回復パ
ルスの重要な終着点は，高速読出し動作において列ビッ
ト線を本質的に等電圧に保つか，あるいは列ビット線を
当該状態に可能な限り速やかに再生するかのどちらかの
ものである。他に，これらの保守の結果，および回復動
作の結果は，当該列ビット線上の電圧が等しくなく，大
きく異なっている場合のように，読出し動作において，
アドレスされたビットセルの状態を意志に反して変化さ
せる可能性を減ずることである。一対の列ビット線の両
端に生ずる電圧が等しくない場合には，読出し動作にお
いて当該セルがこれらのビット線に最初に接続されたと
き，当該セルの状態が変化することがある。これが起こ
らないようにする一つの方法は，メモリの動作を低速化
することであるが，確かにプレチャージ回路に関連した
上記技術，および“後書込み”の再生技術を採用するこ
とは好ましいことである。

議論した種々の制御信号は，第２の制御論理分147の
回路により発生する。この論理分の実施例を第３図に示
すが，この論理分は入力としてデータバス13（第５図
（Ｄ）），アドレスバス15（第５図（Ｃ）），線17上の
書込みイネーブル（WE）制御信号（第５図（Ｂ）），お
よび線19上のチップイネーブル（CE）制御信号を受信す
る。

第３図の論理部の最も複雑な部分は，ワード線57にお
いて制御信号を発生するのに必要なものである。当該制
御信号が活性状態にあると，行デコード回路53により選
択された行ワード線の一つが活性状態になる。読出し／
書込み動作が発生している時にはいつでも，ワード線を
活性状態にするよりも，ワード線をイネーブルするのが
好ましい。よって，読出し／書込み動作の開始した後の
時間のみにおいて，アドレスされたセルが一対の列ビッ
ト線に接続されている。

読出し／書込み動作が行われた後に十分な時間が経過
した後，これによってアドレスされたセルが一対の列ビ
ット線から切り離され，接続されたセルが当該列ビット
線を等しくない電圧にさせる作用が減ぜられている。一
連のワード線イネーブリングパルスを第５図（Ｅ）に示
す。また，センス増幅器のような大電力消費回路部品が
必要なときのみに使用できるよう，その電力をオンにす
るのに線57上の制御信号が使用される。

第３図を参照すると,1ビット以上がアドレスバス15上
で変化するときにはいつでも，検出回路151は線153に短
いパルスを発生させている。同様に，データバス15上の
１ビット以上が変化するときには，回路155は線157上に
類似のパルスを発生する。線17の書込みイネーブル信号
が活性状態になるときには，他の回路159は線161上でパ
ルスを発生する。線19上のチップイネーブル（CE）制御
信号が活性状態になるときには，さらに他の同様の回路
163は線164上に短いパルスを発生する。これらの４つの
事象は監視され，上記のある組合せに応じてワード線制
御パルスが線57上に発生する。

３入力端子を有するORゲート165は,ANDゲート167の１
入力として加えられる出力を有する。ANDゲート167の出
力は,ORゲート169の２入力の一つである。４つの元の信
号源のいずれからのパルスも,ORゲート169の出力へ通過
したときには，パルス発生器171により線57上へ長いパ
ルスが発生する。

線19上のチップイネーブル信号が活性状態になるとき
には,ORゲート169を直接通過する線163上のパルスによ
って検出されるようなパルスが発生する。回路151,155,
159により検出された他の３事象では，線19上のチップ
イネーブル信号が活性状態であるときのみ,ANDゲート16
7の第２の入力に対して線19を接続することにより制御
されるので，回路171によりパルスが発生する。

チップイネーブル（CE）信号が活性状態である限り，
活性状態になる書込みイネーブル（WE）信号の事象，あ
るいはバス15上のアドレス変化が，パルス入力161,153
を介してORゲート165に対して伝送されると，パルスが
パルス発生器171により初期化される。かかるパルスを
初期化する第４の条件として，バス13上のデータの変化
によりかかるパルスが初期化されるが，これは書込みイ
ネーブル（WE）信号が活性状態である限りのことであ
る。なぜならば，線17および線157は入力をANDゲート17
3に接続するためのものであり,ANDゲート173の出力はOR
ゲート165の入力の一つであるためである。

上述したように，線141上の書込み等化器の信号は，
アドレスバス変化，あるいは書込みイネーブル（WE）信
号が不活性状態になった後に発生するパルスである。

書込みイネーブル信号が不活性状態になるときに，後
者の条件は線177上のパルスを発生する回路175により検
出される。線177および線153は，線141に対してその出
力が接続されたORゲート179に入力として接続されてい
る。ORゲート179は，これらのパルスの一つを線141へ通
すためのものである。第５図（Ｇ）の実施例に示す等化
器の制御信号は，アドレス変化の結果として得られたパ
ルス182である。他のパルス184は不活性状態へと変化し
ている。WE信号（第５図（Ｂ））により初期化され，一
方，検出回路175からのパルスが終端する前に他のアド
レス変化が発生することによりパルス184のパルス接続
期間は長く延ばされている。ORゲート179に第３図の入
力として接続された出力を有するインバータ180により
センスされるので，線19上のチップイネーブル信号が不
活性状態である期間，書込み等化器の信号も強制的に活
性状態になっている。

チップイネーブル（CE）信号および書込みイネーブル
（WE）信号が両方とも活性状態ではないならば，線137
上の読出し制限器の信号は活性状態に保たれている。こ
れは，第５図（Ｆ）のタイミングダイアグラムに示され
ている。２つの入力として線17,19を備えたANDゲート18
1を使い，第３図の論理部により，この状態が実現され
ている。ゲート181の出力は，インバータ183に接続され
ている。かくして，書込みイネーブル信号およびチップ
イネーブル信号がともに活性状態であるならば，インバ
ータ183は線137がともに活性状態であるならば，インバ
ータ183は線187上の信号が不活性状態になるように駆動
する。

列読出しスイッチング回路93,97をイネーブルにする
ための線107上の信号は，単純に，線19上のチップイネ
ーブル信号から取られたものである。実例を第５図
（Ｈ）に示す。

書込み使用される列アドレス指定用スイッチング回路
95,99には線115上のイネーブル信号が使用されるが，こ
の信号はいささか，複雑である。しかしながら，書込み
イネーブル（WE）制御信号およびチップイネーブル（C
E）制御信号の両方が活性状態ならば，いつでもORゲー
ト185を介してイネーブル信号は線115上に存在してい
る。これは,ORゲート185の入力の一つをANDゲート181の
出力に接続することにより実現される。

ORゲート185の第２の入力は，書込みイネーブル（W
E）信号あるいはチップイネーブル（CE）信号のどちら
かが不活性状態に変化するのを検出する回路189からの
パルスに応答し，定義された接続期間のパルスを初期化
するためのパルス発生器回路197である。

組合せの結果から誰もが期待するように，書込みイネ
ーブルパルスのパルス持続期間に対応し，かつパルス発
生器187のパルス長によりその後で即刻決定される時間
にも対応して，一対のアドレスされた列ビット線に書込
み回路を接続させ続けておく。これは，第５図（Ｉ）の
実例に示されている。

パルス発生器187のパルスの延長されたパルス持続期
間にわたって，書込みスイッチング回路95,99を介し
て，ちょうど書込もうとしている一対の同一列ビット線
に対して，回復パルスを印加するために書込み回路が使
用される。

書込みサイクル期間に不活性状態にあった後に，書込
みサイクルの即刻の後，活性状態に変化する線145上の
駆動装置強制信号により，正の方向へと駆動装置増幅器
71,73が両方とも駆動される。

第５図の実施例に与えられた種々の読出し動作，およ
び書込み動作の期間に加えられる一対の列ビット線上の
電圧を実例として第５図（Ｋ）および第５図（Ｊ）に示
す。この実施例においては，すべての図示されている読
出し動作および書込み動作は，ビット線39,41を有する
一つの列において行われる物と仮定してある。このた
め，一対のビット線上に生ずる連続した電圧スイングが
図示できる。

もちろん，通常の動作状態において種々の列における
セルは満足にアクセスされるものである。

本発明の種々の変形を実施例に関連して記述したとは
いえ，本発明は特許請求の範囲に記載のすべての範囲の
保護を受ける資格のあるものと理解されたい。

【図面の簡単な説明】

第１図は，数多くの半導体集積回路のSRAMチップを使用
した代表的電子計算機メモリの構成を示す。 第２図は，第１図のアレイに使用されている回路チップ
の一つの回路図である。 第３図は，第２図の回路に使用されている制御論理部の
論理回路である。 第４図は，第２図の回路図の他の素子の詳細を示す。 第５図は，第２図〜第４図のSRAM回路の動作例を示すタ
イミング図である。 ５……線 11……チップ 13……データバス 15……アドレスバス（データバス） 17……書込みイネーブル信号線 19……線 21……選択回路 23……線（バス線） 25……セル（ビットセル） 27,29……インバータ回路 31,33……回路ノード 35,37……セル 43,45……パスゲート 39,41……列ビット線 47……導体（ワード線） 49,51……セル 53……行デコード回路 55……列デコード回路 57……ワード（線） 59……線 61……センス増幅器 63,65……電圧入力線 67……出力 69……ラッチ回路 71,73……増幅器（駆動用増幅器の出力） 75,77……出力（出力線） 79,81……入力線 83……デコード回路 85,87……出力線 89,91……ORゲート 93,95,97,99……スイッチング回路（マルチプレクサ） 101,103……トランジスタ（スイッチングトラジスタ） 105……ANDゲート 107……MUXイネーブル線 111……スイッチングトランジスタ 113……ANDゲート 115……MUXイネーブル線 121……プレチャージ回路 123……回路 127……電圧源（電圧源端子） 129,131,133,135……トランジスタ 137……制御線 139……トランジスタ 141……信号制御線 145……線 151……検出回路 153……線（パルス入力） 155……回路 157……線 159……回路 161……線（パルス入力） 163……回路（線） 164……線 165……ORゲート 167……ANDゲート 169……ORゲート 171……パルス発生器 173……ANDゲート 175……検出回路 177……線 179……ORゲート 180……インバータ 181……ゲート 182,184……パルス 183……インバータ 185……ORゲート 187……パルス発生器 189……回路 197……パルス発生器回路

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】各列に備えられた一対のビット線間の接続
   により複数列に配置されたビット格納セルを多数有して
   構成されたスタティックランダムアクセス形半導体メモ
   リであって、 当該ビット線に接続されたセルの状態を変化させるため
   に接続され，かつ一対の列ビット線に等しくない電圧を
   印加するための書込み手段と、 列ビット線のうちで選択された一対に前記書込み手段を
   接続するため，特定セルのアドレスに応答可能なアドレ
   ス指定手段と、 列ビット線を選択するための回路とは独立して前記アド
   レス指定手段をセル状態読出し回路へ接続をする接続手
   段と、および 前記書込み手段が等しくない電圧を印加した後の時間に
   おいて本質的に等しい電圧をアドレスされた列ビット線
   に印加するため前記アドレス指定手段に接続された再生
   手段と を具備して構成したスタティックランダムアクセス形半
   導体メモリ。
2. 【請求項２】請求項１記載の半導体メモリにおいて，前
   記書込み手段および前記再生手段はそれぞれ共通のビッ
   ト線上に電圧駆動用回路を備えたスタティックランダム
   アクセス形半導体メモリ。
3. 【請求項３】複数の行および列に配置されたビット格納
   セルを多数有し，かつ，各列上に備えらえた一対のビッ
   ト線のうちのひとつの両端のセルに接続するために存在
   する行にそれぞれワード線により制御可能な一対の半導
   体スイッチを備えたスタティックランダムアクセス形半
   導体メモリであって、 セルワード線の状態活性化により当該ビット線に接続さ
   れたセルの状態を変化させるために接続され，かつ一対
   の列ビット線に等しくない電圧を印加するための書込み
   手段と、 アドレスされたセルの存在する列上のビット線のうちで
   選択された一対に前記書込み手段を接続するため，特定
   セルのアドレスに応答可能な書込みアドレス指定手段
   と、 前記書込み手段が等しくない電圧を印加した後の時間で
   あって，かつ，ちょうど書き込まれたばかりのセルがセ
   ルワード線の状態不活性によって当該の一対の列ビット
   線から切り離された即刻の後において，本質的に等しい
   電圧をアドレスされた列ビット線に印加するため，前記
   書込みアドレス指定手段に接続された再生手段と、 任意の列ビット線に接続されたときにアドレスされたセ
   ルの両端から電圧を受信するための読出し手段と、およ
   び 選択された一対の列ビット線に前記読出し手段を接続す
   るため特定セルのアドレスに応答可能であって，かつ，
   前記書込みアドレス指定手段とは独立した読出しアドレ
   ス指定手段と を具備して構成したスタティックランダムアドレス形半
   導体メモリ。
4. 【請求項４】請求項３記載の半導体メモリにおいて、 前記書込み手段は出力が個々に一対のアドレスされた列
   ビット線に接続可能である一対の駆動用増幅器と，前記
   駆動用増幅器の出力を逆極性の高レベルおよび低レベル
   の電圧に駆動させるための手段とを備え、 かつ，前記再生手段は前記駆動用増幅器の出力を本質的
   に同一の高電圧レベルに駆動させる手段を備えて構成し
   たスタティックランダムアクセス形半導体メモリ。
5. 【請求項５】各列に備えられた一対のビット線間で接続
   可能とすることにより複数列に配置されたビット格納セ
   ルを多数有して構成されたスタティックランダムアクセ
   ス形半導体メモリであって、 当該ビット線に接続されたセルの状態を変化させるため
   に接続され，かつ，一対の列ビット線に等しくない電圧
   を印加するための書込み手段と、 列ビット線のうちで選択された一対に前記書込み手段を
   接続するため特定セルのアドレスに応答可能な書込みア
   ドレス指定手段と、 当該列ビット線に接続されたときにアドレスされたセル
   の両端から電圧を受信するための読出し手段と、 選択された一対の列ビット線に前記読出し手段を接続す
   るための特定セルのアドレスに応答可能であって，か
   つ，列ビット線のうちで選択された一対に前記読出し手
   段を接続するため書込みアドレス指定手段とは別に備え
   られた読出しアドレス指定手段と を具備して構成したスタティックランダムアクセス半導
   体メモリ。
6. 【請求項６】請求項５記載の半導体メモリであって、 前記書込みアドレス指定手段は第１の複数のパスゲート
   を備えるとともに前記読出しアドレス指定手段は別の第
   ２の複数のパスゲートを備え，かつ，前記第１の複数の
   パスゲートは前記第２の複数のパスゲートよりも大きな
   電流輸送能力を有することを特徴とするスタティックラ
   ンダムアクセス形半導体メモリ。
7. 【請求項７】請求項６記載の半導体メモリであって、 前記第１の複数のパスゲートはｎチャンネル形トランジ
   スタであることを特徴とするとともに，前記第２の複数
   のパスゲートはｐチャンネル形トラジスタであることを
   特徴とするスティックランダムアクセス形半導体メモ
   リ。
8. 【請求項８】請求項５記載の半導体メモリであって、 他に前記書込み手段は等しくない電圧を印加した後の時
   間において本質的に等しい電圧をアドレスされた列ビッ
   ト線に印加するため前記アドレス指定手段に接続された
   再生手段を備えたスタティックランダムアクセス形半導
   体メモリ。
9. 【請求項９】データバス，アドレスバス，チップイネー
   ブル信号，および書込みイネーブル信号に対する接続用
   の端子を有する形式の半導体スタティックランダムアク
   セス形メモリ集積回路チップであって、 端子両端のセル電圧とは逆方向に端子の両端へ電圧パル
   スを印加することにより変化する状態に応じて，一つの
   端子が他の端子より高い電圧を有する２つの端子を備え
   た格納回路を備え，かつ，複数の行および列の上に配置
   された複数ビットの２値格納セルと、 行上の個々のセルに接続されたワード線と、 接続されたワード線上で活性状態に応答するように切り
   替えられる一対のパスゲートを介して接続可能な一対の
   端子を有する列上のセルに対応する一対のビット線と、 前記逆方向の電圧パルスをアドレスされたセルへ印加す
   るための書込み手段と、 第１の複数のパスゲートを備え，かつ，アドレス端子上
   の信号，ならびに複数の列線のうちの一対を前記書込み
   手段に接続するための第１の制御信号に応答可能な書込
   みアドレス指定手段と、 端子間電圧によりアドレスされたセルの状態を検出する
   ための読出し手段と、 第２の複数のパスゲートを備え，かつ，アドレス端子上
   の信号，ならびに複数の列線のうちの一対を前記読出し
   手段に接続するための前記チップイネーブル端子上のア
   ドレス端子上の信号に応答可能な読出しアドレス指定手
   段と、 書込み手段のパルス期間と書込みパルスの終了後の第２
   の期間との和の時間より成る時間にわたって前記第１の
   制御信号を延長して発生させるためのチップイネーブル
   端子上および書込みイネーブル端子上の信号に応答可能
   な制御手段と、 ワード線の状態を不活性に変化させることにより当該ビ
   ット線からアドレスされたセルを切り離した後，および
   前記第２の期間にわたって，アドレスされた列ビット線
   を等しい高電圧レベルに至るまで駆動するための前記書
   込みアドレス指定手段に接続された手段と を具備して構成した半導体スタティックランダムアクセ
   ス形メモリ集積回路チップ。