JPH0785667A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785667A JPH0785667A JP5228403A JP22840393A JPH0785667A JP H0785667 A JPH0785667 A JP H0785667A JP 5228403 A JP5228403 A JP 5228403A JP 22840393 A JP22840393 A JP 22840393A JP H0785667 A JPH0785667 A JP H0785667A
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- memory cell
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Abstract
(57)【要約】 （修正有）
【目的】 ブロックライト時のＩ／Ｏマスク時におい
て、マスクされるべきメモリセルの内容が書き替えられ
ることもなく、安定し容易にＩ／Ｏ方向のマスク機能を
実現できる。 【構成】 カラム選択用トラスファゲート１３0〜１３n
とデータバスＤＢ，ＤＢ／の間に入／出力マスク信号に
よってオンオフ動作するトランファゲートを接続する。
ブロックライト時において、複数のＩ／Ｏ部のうちの書
込みを禁止するＩ／Ｏ部に対応するブロックのＩ／Ｏマ
スク信号ＩＯＭを“Ｌ”にする。信号ＩＯＭが“Ｌ”に
なると、Ｉ／Ｏマスク用トランスファゲート１２0〜１
２nがオフする。これにより、ライトバッファ１１から
データバスＤＢ，ＤＢ／へ入力された書込みデータが、
メモリセルアレイ２０側へ伝送されない。と同時に、メ
モリセルアレイ２０に記憶されていたデータがデータバ
スＤＢ，ＤＢ／側へ伝送されてマスクされるべきデータ
が破壊されることがなくなる。
て、マスクされるべきメモリセルの内容が書き替えられ
ることもなく、安定し容易にＩ／Ｏ方向のマスク機能を
実現できる。 【構成】 カラム選択用トラスファゲート１３0〜１３n
とデータバスＤＢ，ＤＢ／の間に入／出力マスク信号に
よってオンオフ動作するトランファゲートを接続する。
ブロックライト時において、複数のＩ／Ｏ部のうちの書
込みを禁止するＩ／Ｏ部に対応するブロックのＩ／Ｏマ
スク信号ＩＯＭを“Ｌ”にする。信号ＩＯＭが“Ｌ”に
なると、Ｉ／Ｏマスク用トランスファゲート１２0〜１
２nがオフする。これにより、ライトバッファ１１から
データバスＤＢ，ＤＢ／へ入力された書込みデータが、
メモリセルアレイ２０側へ伝送されない。と同時に、メ
モリセルアレイ２０に記憶されていたデータがデータバ
スＤＢ，ＤＢ／側へ伝送されてマスクされるべきデータ
が破壊されることがなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の入／出力（以
下、Ｉ／Ｏという）部を有するビデオメモリ等の半導体
記憶装置、特にあるＩ／Ｏ部からそれに接続されたメモ
リセルアレイにデータを書込む場合、他のメモリセルア
レイへのデータの書込みを禁止するためにそれらに、接
続されたＩ／Ｏ部をマスクするＩ／Ｏマスク構造に関す
るものである。
下、Ｉ／Ｏという）部を有するビデオメモリ等の半導体
記憶装置、特にあるＩ／Ｏ部からそれに接続されたメモ
リセルアレイにデータを書込む場合、他のメモリセルア
レイへのデータの書込みを禁止するためにそれらに、接
続されたＩ／Ｏ部をマスクするＩ／Ｏマスク構造に関す
るものである。
【０００２】
【従来の技術】図２は、従来のビデオメモリ等の半導体
記憶装置の一構成例を示す要部の回路図である。この半
導体記憶装置は、複数のメモリセルアレイ４を有し、そ
れらの各メモリセルアレイ４にはデータの入出力を行う
Ｉ／Ｏ部が設けられ、それらの各Ｉ／Ｏ部に相補的なデ
ータバスＤＢ，ＤＢ／（但し、／は反転を意味する）が
それぞれ接続されている。各メモリセルアレイ４に設け
られるＩ／Ｏ部は、データの書込みを行うライトバッフ
ァ１、及びデータの読み出しを行う図示しないリードバ
ッファ等で構成され、それらが相補的なデータバスＤ
Ｂ，ＤＢ／にそれぞれ接続されている。ライトバッファ
１は、Ｉ／Ｏマスク信号ＩＯＭによってオン，オフ動作
する２個のトライステートインバータ１ａ，１ｂで構成
されている。データバスＤＢ，ＤＢ／には、カラム選択
線Ｃ0，Ｃ1，…，Ｃn によってオン，オフ動作する複数
のカラム（列）選択用トランスファゲート２0，２1，
…，２nを介して、相補的なビット線対ＢＬ0，ＢＬ
0／，ＢＬ1，ＢＬ1／，…，ＢＬn，ＢＬn／ がそれぞれ
接続されている。各トランスファゲート２0〜２nは、各
カラム選択線Ｃ0〜Ｃnによってオン，オフ動作する２個
のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う)で、それぞれ構成されている。各ビット線対ＢＬ0，
ＢＬ0／〜ＢＬn，ＢＬn／ には、そこに読み出された電
位差を検知、増幅するセンスアンプ３0，３1，…，３n
がそれぞれ接続されると共に、メモリセルアレイ４が接
続されている。メモリセルアレイ４は、複数のビット線
対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／に対して交差配置さ
れた複数の図示しないワード線ＷＬを有し、それらの交
差箇所にメモリセルが接続されてマトリクス状に配列さ
れている。メモリセルアレイ４のカラム方向のメモリセ
ルは、複数のメモリセルアレイ４に対して共通のカラム
選択線Ｃ0〜Ｃnによって選択され、さらに該メモリセル
アレイ４のロウ（行）方向のメモリセルが図示しないア
ドレスデコーダで選択されるようになっている。次に、
動作を説明する。メモリセルアレイ４からデータを読み
出す場合、図示しないデコーダによって該メモリセルア
レイ４のロウ方向のメモリセルを選択すると、その選択
されたロウ方向のメモリセルの記憶データの電位差が複
数のビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／へ読み
出される。各ビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn
／に読み出された電位差は、センスアンプ３0〜３nでそ
れぞれ検知、増幅される。メモリセルアレイ４のカラム
方向は、図示しないアドレスデコーダの出力のカラム選
択線Ｃ0〜Ｃnによって選択されるので、そのカラム選択
線Ｃ0〜Ｃnで選択されたトランスファゲート２0〜２nを
介して、センスアンプ３0〜３nで増幅された読み出しデ
ータがデータバスＤＢ，ＤＢ／へ転送され、図示しない
リードバッファから外部へ出力される。メモリセルアレ
イ４に対してデータを書込む場合、図示しないアドレス
デコーダによってメモリセルアレイ４のロウ方向を選択
すると共に、該メモリセルアレイ４のカラム方向をカラ
ム選択線Ｃ0〜Ｃnで選択する。Ｉ／Ｏマスク信号ＩＯＭ
を“Ｈ”レベルにして書込みデータを入力すると、その
データが該ライトバッファ１内のトライステートインバ
ータ１ａ，１ｂで反転されてデータバスＤＢ，ＤＢ／へ
送られる。データバスＤＢ，ＤＢ／上の書込みデータ
は、カラム選択線Ｃ0〜Ｃn で選択されたトランスファ
ゲート２0〜２nを通してビット線対ＢＬ0，ＢＬ0／〜Ｂ
Ｌn， ＢＬn／へ送られる。ビット線対ＢＬ0，ＢＬ0／
〜ＢＬn，ＢＬn／上の書込みデータは、メモリセルアレ
イ４内の選択されたロウ方向のメモリセルに書込まれ
る。この半導体記憶装置において、複数のメモリセルア
レイのうちのあるメモリセルアレイ４に対するＩ／Ｏマ
スクを行う場合、Ｉ／Ｏマスクの対象となるＩ／Ｏ部の
ライトバッファ１のＩ／Ｏマスク信号ＩＯＭを“Ｌ”レ
ベルにする。すると、このライトバッファ１内のトライ
ステートインバータ１ａ，１ｂの出力側がハイインピー
ダンス状態となるので、該ライトバッファ１に書込みデ
ータを入力しても、メモリセルアレイ４への書込みが禁
止される。
記憶装置の一構成例を示す要部の回路図である。この半
導体記憶装置は、複数のメモリセルアレイ４を有し、そ
れらの各メモリセルアレイ４にはデータの入出力を行う
Ｉ／Ｏ部が設けられ、それらの各Ｉ／Ｏ部に相補的なデ
ータバスＤＢ，ＤＢ／（但し、／は反転を意味する）が
それぞれ接続されている。各メモリセルアレイ４に設け
られるＩ／Ｏ部は、データの書込みを行うライトバッフ
ァ１、及びデータの読み出しを行う図示しないリードバ
ッファ等で構成され、それらが相補的なデータバスＤ
Ｂ，ＤＢ／にそれぞれ接続されている。ライトバッファ
１は、Ｉ／Ｏマスク信号ＩＯＭによってオン，オフ動作
する２個のトライステートインバータ１ａ，１ｂで構成
されている。データバスＤＢ，ＤＢ／には、カラム選択
線Ｃ0，Ｃ1，…，Ｃn によってオン，オフ動作する複数
のカラム（列）選択用トランスファゲート２0，２1，
…，２nを介して、相補的なビット線対ＢＬ0，ＢＬ
0／，ＢＬ1，ＢＬ1／，…，ＢＬn，ＢＬn／ がそれぞれ
接続されている。各トランスファゲート２0〜２nは、各
カラム選択線Ｃ0〜Ｃnによってオン，オフ動作する２個
のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う)で、それぞれ構成されている。各ビット線対ＢＬ0，
ＢＬ0／〜ＢＬn，ＢＬn／ には、そこに読み出された電
位差を検知、増幅するセンスアンプ３0，３1，…，３n
がそれぞれ接続されると共に、メモリセルアレイ４が接
続されている。メモリセルアレイ４は、複数のビット線
対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／に対して交差配置さ
れた複数の図示しないワード線ＷＬを有し、それらの交
差箇所にメモリセルが接続されてマトリクス状に配列さ
れている。メモリセルアレイ４のカラム方向のメモリセ
ルは、複数のメモリセルアレイ４に対して共通のカラム
選択線Ｃ0〜Ｃnによって選択され、さらに該メモリセル
アレイ４のロウ（行）方向のメモリセルが図示しないア
ドレスデコーダで選択されるようになっている。次に、
動作を説明する。メモリセルアレイ４からデータを読み
出す場合、図示しないデコーダによって該メモリセルア
レイ４のロウ方向のメモリセルを選択すると、その選択
されたロウ方向のメモリセルの記憶データの電位差が複
数のビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／へ読み
出される。各ビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn
／に読み出された電位差は、センスアンプ３0〜３nでそ
れぞれ検知、増幅される。メモリセルアレイ４のカラム
方向は、図示しないアドレスデコーダの出力のカラム選
択線Ｃ0〜Ｃnによって選択されるので、そのカラム選択
線Ｃ0〜Ｃnで選択されたトランスファゲート２0〜２nを
介して、センスアンプ３0〜３nで増幅された読み出しデ
ータがデータバスＤＢ，ＤＢ／へ転送され、図示しない
リードバッファから外部へ出力される。メモリセルアレ
イ４に対してデータを書込む場合、図示しないアドレス
デコーダによってメモリセルアレイ４のロウ方向を選択
すると共に、該メモリセルアレイ４のカラム方向をカラ
ム選択線Ｃ0〜Ｃnで選択する。Ｉ／Ｏマスク信号ＩＯＭ
を“Ｈ”レベルにして書込みデータを入力すると、その
データが該ライトバッファ１内のトライステートインバ
ータ１ａ，１ｂで反転されてデータバスＤＢ，ＤＢ／へ
送られる。データバスＤＢ，ＤＢ／上の書込みデータ
は、カラム選択線Ｃ0〜Ｃn で選択されたトランスファ
ゲート２0〜２nを通してビット線対ＢＬ0，ＢＬ0／〜Ｂ
Ｌn， ＢＬn／へ送られる。ビット線対ＢＬ0，ＢＬ0／
〜ＢＬn，ＢＬn／上の書込みデータは、メモリセルアレ
イ４内の選択されたロウ方向のメモリセルに書込まれ
る。この半導体記憶装置において、複数のメモリセルア
レイのうちのあるメモリセルアレイ４に対するＩ／Ｏマ
スクを行う場合、Ｉ／Ｏマスクの対象となるＩ／Ｏ部の
ライトバッファ１のＩ／Ｏマスク信号ＩＯＭを“Ｌ”レ
ベルにする。すると、このライトバッファ１内のトライ
ステートインバータ１ａ，１ｂの出力側がハイインピー
ダンス状態となるので、該ライトバッファ１に書込みデ
ータを入力しても、メモリセルアレイ４への書込みが禁
止される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような問題があり、それを解
決することが困難であった。従来の半導体記憶装置にお
いて、同時に複数のカラム選択線Ｃ0〜Ｃnを選択し、同
一データバスＤＢ，ＤＢ／から、メモリセルアレイ４内
の複数のメモリセルへデータを書込み（ブロックライ
ト）、かつ同時に、複数のＩ／Ｏ部のうちのあるＩ／Ｏ
部だけ書込みを禁止（Ｉ／Ｏマスク）しようとする場合
を考える。このような場合、マスクされるＩ／Ｏ部に接
続されたデータバスＤＢ，ＤＢ／に、メモリセルアレイ
４内の複数のメモリセルの記憶データがセンスアンプ３
0〜３nで増幅されて同時に現われ、論理の多数決によ
り、本来マスクされるべきメモリセルの内容が書き替え
られる可能性があった。本発明は、前記従来技術が持っ
ていた課題として、ブロックライト時のＩ／Ｏマスクの
際にマスクされるべきメモリセルの内容が書き替えられ
るという点について解決したビデオメモリ等の半導体記
憶装置を提供するものである。
半導体記憶装置では、次のような問題があり、それを解
決することが困難であった。従来の半導体記憶装置にお
いて、同時に複数のカラム選択線Ｃ0〜Ｃnを選択し、同
一データバスＤＢ，ＤＢ／から、メモリセルアレイ４内
の複数のメモリセルへデータを書込み（ブロックライ
ト）、かつ同時に、複数のＩ／Ｏ部のうちのあるＩ／Ｏ
部だけ書込みを禁止（Ｉ／Ｏマスク）しようとする場合
を考える。このような場合、マスクされるＩ／Ｏ部に接
続されたデータバスＤＢ，ＤＢ／に、メモリセルアレイ
４内の複数のメモリセルの記憶データがセンスアンプ３
0〜３nで増幅されて同時に現われ、論理の多数決によ
り、本来マスクされるべきメモリセルの内容が書き替え
られる可能性があった。本発明は、前記従来技術が持っ
ていた課題として、ブロックライト時のＩ／Ｏマスクの
際にマスクされるべきメモリセルの内容が書き替えられ
るという点について解決したビデオメモリ等の半導体記
憶装置を提供するものである。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数のＩ／Ｏ部にそれぞれ接続された複
数のデータバスと、前記各Ｉ／Ｏ部に対応するメモリセ
ルアレイの複数のビット線と、前記複数のビット線と前
記データバスとの間に接続され、カラム選択線の電位に
よってオン，オフ動作するカラム選択用トランスファゲ
ートとを備え、前記各Ｉ／Ｏ部に対応するメモリセルア
レイ間のカラム選択線が共通であるビデオメモリ等の半
導体記憶装置において、次のような手段を設けている。
即ち、本発明では、前記カラム選択用トランスファゲー
トと前記データバスとの間に、Ｉ／Ｏマスク信号によっ
てオン，オフ動作するＩ／Ｏマスク用トランスファゲー
トを接続している。
決するために、複数のＩ／Ｏ部にそれぞれ接続された複
数のデータバスと、前記各Ｉ／Ｏ部に対応するメモリセ
ルアレイの複数のビット線と、前記複数のビット線と前
記データバスとの間に接続され、カラム選択線の電位に
よってオン，オフ動作するカラム選択用トランスファゲ
ートとを備え、前記各Ｉ／Ｏ部に対応するメモリセルア
レイ間のカラム選択線が共通であるビデオメモリ等の半
導体記憶装置において、次のような手段を設けている。
即ち、本発明では、前記カラム選択用トランスファゲー
トと前記データバスとの間に、Ｉ／Ｏマスク信号によっ
てオン，オフ動作するＩ／Ｏマスク用トランスファゲー
トを接続している。
【０００５】
【作用】本発明によれば、以上のようにビデオメモリ等
の半導体記憶装置を構成したので、ブロックライト時に
おいて、あるＩ／Ｏ部に対応するブロックのＩ／Ｏマス
クを行う場合、そのブロックのＩ／Ｏマスク信号によっ
て複数のＩ／Ｏマスク用トランスファゲートをオフ状態
にする。すると、仮にデータバスに書込みデータが送ら
れてきても、そのデータがＩ／Ｏマスク用トランスファ
ゲートで遮断されるため、カラム選択用トランスファゲ
ート、つまりメモリセルアレイへ伝送されない。逆に、
メモリセルアレイ内の複数のメモリセルに記憶されてい
たデータが読み出されてデータバス側へ伝送されなくな
るので、マスクされるべきデータが破壊されない。これ
により、複数のカラム選択線が選択されるブロックライ
ト時でも、安定かつ容易にＩ／Ｏ方向のマスク機能の実
現が可能となる。従って、前記課題を解決できるのであ
る。
の半導体記憶装置を構成したので、ブロックライト時に
おいて、あるＩ／Ｏ部に対応するブロックのＩ／Ｏマス
クを行う場合、そのブロックのＩ／Ｏマスク信号によっ
て複数のＩ／Ｏマスク用トランスファゲートをオフ状態
にする。すると、仮にデータバスに書込みデータが送ら
れてきても、そのデータがＩ／Ｏマスク用トランスファ
ゲートで遮断されるため、カラム選択用トランスファゲ
ート、つまりメモリセルアレイへ伝送されない。逆に、
メモリセルアレイ内の複数のメモリセルに記憶されてい
たデータが読み出されてデータバス側へ伝送されなくな
るので、マスクされるべきデータが破壊されない。これ
により、複数のカラム選択線が選択されるブロックライ
ト時でも、安定かつ容易にＩ／Ｏ方向のマスク機能の実
現が可能となる。従って、前記課題を解決できるのであ
る。
【０００６】
【実施例】図１は、本発明の実施例を示すビデオメモリ
等の半導体記憶装置の要部の回路図である。この半導体
記憶装置は、複数のメモリセルアレイ２０を有し、それ
らの各メモリセルアレイ２０毎にＩ／Ｏ部が設けられて
いる。各Ｉ／Ｏ部は、データ書込み用のライトバッファ
１１、及び図示しないデータ読み出し用のリードバッフ
ァ等で構成され、それらが相補的なデータバスＤＢ，Ｄ
Ｂ／にそれぞれ接続されている。各Ｉ／Ｏ部のライトバ
ッファ１１は、書込み用のデータを反転する２個のイン
バータ１１ａ，１１ｂで構成され、それらの出力側がデ
ータバスＤＢ，ＤＢ／にそれぞれ接続されている。デー
タバスＤＢ，ＤＢ／には、共通のＩ／Ｏマスク信号ＩＯ
Ｍによってオン，オフ動作する複数のＩ／Ｏマスク用ト
ランスファゲート１２0，１２1，…，１２n が接続さ
れ、さらにそれら各トランスファゲート１２0〜１２
nに、複数のカラム選択線Ｃ0，Ｃ1，…，Ｃn の電位に
よってオン，オフ動作するカラム選択用トランスファゲ
ートァ１３0，１３1，…，１３n が接続されている。各
Ｉ／Ｏマスク用トランスファゲート１２0〜１２nは、２
個のＮＭＯＳ１２ａ，１２ｂを有し、そのＮＭＯＳ１２
ａのソースがデータバスＤＢに接続されると共に、ＮＭ
ＯＳ１２ｂのソースがデータバスＤＢ／に接続され、さ
らにそのＮＭＯＳ１２ａ，１２ｂのゲートがＩ／Ｏマス
ク信号ＩＯＭに共通接続されている。各カラム選択用ト
ランスファゲート１３0〜１３nは、２つのＮＭＯＳ１３
ａ，１３ｂを有し、そのＮＭＯＳ１３ａのソースがＮＭ
ＯＳ１２ａのドレインに、ＮＭＯＳ１３ｂのソースがＮ
ＭＯＳ１２ｂのドレインにそれぞれ接続されると共に、
ＮＭＯＳ１３ａ，１３ｂのゲートがカラム選択線Ｃ0〜
Ｃnにそれぞれ共通接続されている。このカラム選択線
Ｃ0〜Ｃnは、複数のＩ／Ｏ部に共通に使用されるように
なっている。各カラム選択用トランスファゲート１３0
〜１３nを構成するＮＭＯＳ１３ａ，１３ｂのドレイン
には、相補的なビット線対ＢＬ0，ＢＬ0／，ＢＬ1，Ｂ
Ｌ1／，…，ＢＬn，ＢＬn／がそれぞれ接続されてい
る。各ビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／に
は、それらの上の読み出しデータの電位差を検知、増幅
するセンスアンプ１４0，１４1，…，１４n がそれぞれ
接続されると共に、メモリセルアレイ２０が接続されて
いる。メモリセルアレイ２０は、複数のビット線対ＢＬ
0，ＢＬ0／〜ＢＬn，ＢＬn／と、それらと交差配置され
た複数のワード線ＷＬとを有し、それらの各交差箇所に
データ記憶用のメモリセル２１0，２１1，… ，２１nが
それぞれ接続されてマトリクス状に配列されている。各
メモリセル２１0〜２１nは、ワード線ＷＬの電位によっ
てオン，オフ動作する電荷転送用のＮＭＯＳ２１ａと、
該ＮＭＯＳ２１ａに接続された電荷蓄積用のキャパシタ
２１ｂとで、それぞれ構成されている。次に、動作を説
明する。メモリセルアレイ２０内のメモリセル２１0〜
２１nから記憶データを読み出す場合、図示しないアド
レスデコーダによって複数のワード線ＷＬのうちの１本
を“Ｈ”レベルに立ち上げる。“Ｈ”レベルに立ち上が
ったワード線ＷＬに接続されたメモリセル１７内のＮＭ
ＯＳ２１ａがオンし、それに接続されたキャパシタ２１
ｂ内の記憶データが複数のビット線対ＢＬ0，ＢＬ0／〜
ＢＬn，ＢＬn／に読み出され、それらのビット線対間で
電位差が生じる。これらのビット線対 ＢＬ0，ＢＬ0／
〜ＢＬn，ＢＬn／間の電位差は、複数のセンスアンプ１
４0〜 １４nによってそれぞれ検知、増幅される。図示
しないアドレスデコーダによってカラム選択線Ｃ0〜Ｃn
が選択され、それに接続されたトランスファゲート１３
0〜１３n内の例えば１つがオン状態となる。このとき、
Ｉ／Ｏマスク信号ＩＯＭは“Ｈ”レベルで、トランスフ
ァゲート１２0〜１２nがオン状態となっている。センス
アンプ１４0〜１４nで増幅された読み出しデータが、ト
ランスファゲート１３0〜１３nのうちの選択された１つ
を通り、それに接続されたトランスファゲート１２0〜
１２nのうちの１つを介してデータバスＤＢ，ＤＢ／へ
転送される。データバスＤＢ，ＤＢ／上に転送された読
み出しデータは、図示しないリードバッファ等から出力
される。
等の半導体記憶装置の要部の回路図である。この半導体
記憶装置は、複数のメモリセルアレイ２０を有し、それ
らの各メモリセルアレイ２０毎にＩ／Ｏ部が設けられて
いる。各Ｉ／Ｏ部は、データ書込み用のライトバッファ
１１、及び図示しないデータ読み出し用のリードバッフ
ァ等で構成され、それらが相補的なデータバスＤＢ，Ｄ
Ｂ／にそれぞれ接続されている。各Ｉ／Ｏ部のライトバ
ッファ１１は、書込み用のデータを反転する２個のイン
バータ１１ａ，１１ｂで構成され、それらの出力側がデ
ータバスＤＢ，ＤＢ／にそれぞれ接続されている。デー
タバスＤＢ，ＤＢ／には、共通のＩ／Ｏマスク信号ＩＯ
Ｍによってオン，オフ動作する複数のＩ／Ｏマスク用ト
ランスファゲート１２0，１２1，…，１２n が接続さ
れ、さらにそれら各トランスファゲート１２0〜１２
nに、複数のカラム選択線Ｃ0，Ｃ1，…，Ｃn の電位に
よってオン，オフ動作するカラム選択用トランスファゲ
ートァ１３0，１３1，…，１３n が接続されている。各
Ｉ／Ｏマスク用トランスファゲート１２0〜１２nは、２
個のＮＭＯＳ１２ａ，１２ｂを有し、そのＮＭＯＳ１２
ａのソースがデータバスＤＢに接続されると共に、ＮＭ
ＯＳ１２ｂのソースがデータバスＤＢ／に接続され、さ
らにそのＮＭＯＳ１２ａ，１２ｂのゲートがＩ／Ｏマス
ク信号ＩＯＭに共通接続されている。各カラム選択用ト
ランスファゲート１３0〜１３nは、２つのＮＭＯＳ１３
ａ，１３ｂを有し、そのＮＭＯＳ１３ａのソースがＮＭ
ＯＳ１２ａのドレインに、ＮＭＯＳ１３ｂのソースがＮ
ＭＯＳ１２ｂのドレインにそれぞれ接続されると共に、
ＮＭＯＳ１３ａ，１３ｂのゲートがカラム選択線Ｃ0〜
Ｃnにそれぞれ共通接続されている。このカラム選択線
Ｃ0〜Ｃnは、複数のＩ／Ｏ部に共通に使用されるように
なっている。各カラム選択用トランスファゲート１３0
〜１３nを構成するＮＭＯＳ１３ａ，１３ｂのドレイン
には、相補的なビット線対ＢＬ0，ＢＬ0／，ＢＬ1，Ｂ
Ｌ1／，…，ＢＬn，ＢＬn／がそれぞれ接続されてい
る。各ビット線対ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／に
は、それらの上の読み出しデータの電位差を検知、増幅
するセンスアンプ１４0，１４1，…，１４n がそれぞれ
接続されると共に、メモリセルアレイ２０が接続されて
いる。メモリセルアレイ２０は、複数のビット線対ＢＬ
0，ＢＬ0／〜ＢＬn，ＢＬn／と、それらと交差配置され
た複数のワード線ＷＬとを有し、それらの各交差箇所に
データ記憶用のメモリセル２１0，２１1，… ，２１nが
それぞれ接続されてマトリクス状に配列されている。各
メモリセル２１0〜２１nは、ワード線ＷＬの電位によっ
てオン，オフ動作する電荷転送用のＮＭＯＳ２１ａと、
該ＮＭＯＳ２１ａに接続された電荷蓄積用のキャパシタ
２１ｂとで、それぞれ構成されている。次に、動作を説
明する。メモリセルアレイ２０内のメモリセル２１0〜
２１nから記憶データを読み出す場合、図示しないアド
レスデコーダによって複数のワード線ＷＬのうちの１本
を“Ｈ”レベルに立ち上げる。“Ｈ”レベルに立ち上が
ったワード線ＷＬに接続されたメモリセル１７内のＮＭ
ＯＳ２１ａがオンし、それに接続されたキャパシタ２１
ｂ内の記憶データが複数のビット線対ＢＬ0，ＢＬ0／〜
ＢＬn，ＢＬn／に読み出され、それらのビット線対間で
電位差が生じる。これらのビット線対 ＢＬ0，ＢＬ0／
〜ＢＬn，ＢＬn／間の電位差は、複数のセンスアンプ１
４0〜 １４nによってそれぞれ検知、増幅される。図示
しないアドレスデコーダによってカラム選択線Ｃ0〜Ｃn
が選択され、それに接続されたトランスファゲート１３
0〜１３n内の例えば１つがオン状態となる。このとき、
Ｉ／Ｏマスク信号ＩＯＭは“Ｈ”レベルで、トランスフ
ァゲート１２0〜１２nがオン状態となっている。センス
アンプ１４0〜１４nで増幅された読み出しデータが、ト
ランスファゲート１３0〜１３nのうちの選択された１つ
を通り、それに接続されたトランスファゲート１２0〜
１２nのうちの１つを介してデータバスＤＢ，ＤＢ／へ
転送される。データバスＤＢ，ＤＢ／上に転送された読
み出しデータは、図示しないリードバッファ等から出力
される。
【０００７】次に、ブロックライト時のＩ／Ｏマスク動
作について説明する。ブロックライト時には、複数のカ
ラム選択線Ｃ0〜Ｃnが同時に選択されて“Ｈ”レベルと
なるので、複数のトランスファゲート１３0〜１３nがオ
ン状態となる。また、複数のＩ／Ｏ部のうちの書込みを
行うＩ／Ｏ部に対応するブロックのＩ／Ｏマスク信号Ｉ
ＯＭを“Ｈ”レベルとし、それに接続された複数のトラ
ンスファゲート１２0〜１２nをオン状態にする。する
と、ライトバッファ１１からデータバスＤＢ，ＤＢ／へ
入力された書込みデータが、複数のトランスファゲート
１２0〜１２n，１３0〜１３nを通り、さらにセンスアン
プ１４0〜１４nを介して複数のビット線対ＢＬ0，ＢＬ0
／〜ＢＬn，ＢＬn／へ伝送される。このとき、アドレス
コーダによってメモリセルアレイ２０内の１つのワード
線ＷＬが選択されて“Ｈ”レベルになっており、それに
接続されたメモリセル２１0〜２１n内のＮＭＯＳ２１ａ
がオン状態となっているので、ビット線対ＢＬ0，ＢＬ0
／〜 ＢＬn，ＢＬn／へ伝送された書込みデータは、そ
れらのメモリセル２１0 〜２１n内のオン状態のＮＭＯ
Ｓ２１ａを通してキャパシタ２１ｂにそれぞれ書き込ま
れる。これに対し、複数のＩ／Ｏ部のうちの書き込みを
禁止するＩ／Ｏ部に対応するブロックのＩ／Ｏマスク信
号ＩＯＭを“Ｌ”レベルにする。すると、その“Ｌ”レ
ベルのＩ／Ｏマスク信号ＩＯＭによって複数のトランス
ファゲート２１0 〜１２n がオフ状態となり、ライトバ
ッファ１１からデータバスＤＢ，ＤＢ／に入力されたデ
ータが、複数のビット線対ＢＬ0，ＢＬ0／〜ＢＬn，Ｂ
Ｌn／へ伝送されない。と同時に、メモリセルアレイ２
０内のメモリセル２１0〜２１n内に記憶されていたデー
タが読み出されてセンスアンプ１４0〜１４nで増幅さ
れ、トランスファゲート１３0〜１３n，１２0〜１２nを
通してデータバスＤＢ，ＤＢ／へ伝送されることによっ
て生じるデータの相互干渉を防止できる。そのため、マ
スクされるべきデータが破壊されることがなくなる。
作について説明する。ブロックライト時には、複数のカ
ラム選択線Ｃ0〜Ｃnが同時に選択されて“Ｈ”レベルと
なるので、複数のトランスファゲート１３0〜１３nがオ
ン状態となる。また、複数のＩ／Ｏ部のうちの書込みを
行うＩ／Ｏ部に対応するブロックのＩ／Ｏマスク信号Ｉ
ＯＭを“Ｈ”レベルとし、それに接続された複数のトラ
ンスファゲート１２0〜１２nをオン状態にする。する
と、ライトバッファ１１からデータバスＤＢ，ＤＢ／へ
入力された書込みデータが、複数のトランスファゲート
１２0〜１２n，１３0〜１３nを通り、さらにセンスアン
プ１４0〜１４nを介して複数のビット線対ＢＬ0，ＢＬ0
／〜ＢＬn，ＢＬn／へ伝送される。このとき、アドレス
コーダによってメモリセルアレイ２０内の１つのワード
線ＷＬが選択されて“Ｈ”レベルになっており、それに
接続されたメモリセル２１0〜２１n内のＮＭＯＳ２１ａ
がオン状態となっているので、ビット線対ＢＬ0，ＢＬ0
／〜 ＢＬn，ＢＬn／へ伝送された書込みデータは、そ
れらのメモリセル２１0 〜２１n内のオン状態のＮＭＯ
Ｓ２１ａを通してキャパシタ２１ｂにそれぞれ書き込ま
れる。これに対し、複数のＩ／Ｏ部のうちの書き込みを
禁止するＩ／Ｏ部に対応するブロックのＩ／Ｏマスク信
号ＩＯＭを“Ｌ”レベルにする。すると、その“Ｌ”レ
ベルのＩ／Ｏマスク信号ＩＯＭによって複数のトランス
ファゲート２１0 〜１２n がオフ状態となり、ライトバ
ッファ１１からデータバスＤＢ，ＤＢ／に入力されたデ
ータが、複数のビット線対ＢＬ0，ＢＬ0／〜ＢＬn，Ｂ
Ｌn／へ伝送されない。と同時に、メモリセルアレイ２
０内のメモリセル２１0〜２１n内に記憶されていたデー
タが読み出されてセンスアンプ１４0〜１４nで増幅さ
れ、トランスファゲート１３0〜１３n，１２0〜１２nを
通してデータバスＤＢ，ＤＢ／へ伝送されることによっ
て生じるデータの相互干渉を防止できる。そのため、マ
スクされるべきデータが破壊されることがなくなる。
【０００８】以上のように、本実施例では、データバス
ＤＢ，ＤＢ／とセンスアンプ１４0〜１４n との間に、
Ｉ／Ｏマスク信号ＩＯＭによってオン，オフ動作するＩ
／Ｏマスク用トランスファゲート１２0〜１２nを設けた
ので、複数のカラム選択線Ｃ0〜Ｃnが選択されるブロッ
クライト時において、Ｉ／Ｏマスクを安定かつ容易に実
現できる。なお、本発明は上記実施例に限定されず、種
々の変形が可能である。例えば、図１のトランスファゲ
ート１２0〜１２n，１３0〜１３nをＮＭＯＳ以外の他の
トランジスタで構成したり、あるいは各メモリセル２１
0〜２１nを他のトランジスタ構成にしてもよい。
ＤＢ，ＤＢ／とセンスアンプ１４0〜１４n との間に、
Ｉ／Ｏマスク信号ＩＯＭによってオン，オフ動作するＩ
／Ｏマスク用トランスファゲート１２0〜１２nを設けた
ので、複数のカラム選択線Ｃ0〜Ｃnが選択されるブロッ
クライト時において、Ｉ／Ｏマスクを安定かつ容易に実
現できる。なお、本発明は上記実施例に限定されず、種
々の変形が可能である。例えば、図１のトランスファゲ
ート１２0〜１２n，１３0〜１３nをＮＭＯＳ以外の他の
トランジスタで構成したり、あるいは各メモリセル２１
0〜２１nを他のトランジスタ構成にしてもよい。
【０００９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ブロックライト時のＩ／Ｏマスク方式を採用した
ビデオメモリ等の半導体記憶装置において、カラム選択
用トランスファゲートとデータバスとの間に、Ｉ／Ｏマ
スク用トランスファゲートを設けたので、ブロックライ
ト時のＩ／Ｏマスクを行う場合、Ｉ／Ｏマスク信号によ
ってＩ／Ｏマスク用トランスファゲートをオフ状態にす
れば、メモリセルアレイ内の複数のメモリセルに記憶さ
れていたデータがデータバスへ読み出されてそれらの相
互干渉が生じてマスクされるべきデータが破壊されるこ
とがなくなる。そのため、ブロックライト時のＩ／Ｏマ
スクが安定かつ容易に実現できる。
れば、ブロックライト時のＩ／Ｏマスク方式を採用した
ビデオメモリ等の半導体記憶装置において、カラム選択
用トランスファゲートとデータバスとの間に、Ｉ／Ｏマ
スク用トランスファゲートを設けたので、ブロックライ
ト時のＩ／Ｏマスクを行う場合、Ｉ／Ｏマスク信号によ
ってＩ／Ｏマスク用トランスファゲートをオフ状態にす
れば、メモリセルアレイ内の複数のメモリセルに記憶さ
れていたデータがデータバスへ読み出されてそれらの相
互干渉が生じてマスクされるべきデータが破壊されるこ
とがなくなる。そのため、ブロックライト時のＩ／Ｏマ
スクが安定かつ容易に実現できる。
【図１】本発明の実施例を示す半導体記憶装置の要部の
回路図である。
回路図である。
【図２】従来の半導体記憶装置の要部の回路図である。
１１ ライトバッファ １２0〜１２n Ｉ／Ｏマスク用ト
ランスファゲート １３0〜１３n カラム選択用トラ
ンスファゲート １４0〜１４n センスアンプ ２０ メモリセルアレイ ２１0〜２１n メモリセル ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／ ビット線対 Ｃ0〜Ｃn カラム選択線 ＤＢ，ＤＢ／ データバス ＩＯＭ Ｉ／Ｏマスク信号 ＷＬ ワード線
ランスファゲート １３0〜１３n カラム選択用トラ
ンスファゲート １４0〜１４n センスアンプ ２０ メモリセルアレイ ２１0〜２１n メモリセル ＢＬ0，ＢＬ0／〜ＢＬn，ＢＬn／ ビット線対 Ｃ0〜Ｃn カラム選択線 ＤＢ，ＤＢ／ データバス ＩＯＭ Ｉ／Ｏマスク信号 ＷＬ ワード線
Claims (1)
- 【請求項１】 複数の入／出力部にそれぞれ接続された
複数のデータバスと、 前記各入／出力部に対応するメモリセルアレイの複数の
ビット線と、 前記複数のビット線と前記データバスとの間に接続さ
れ、カラム選択線の電位によってオン，オフ動作するカ
ラム選択用トランスファゲートとを備え、 前記各入／出力部に対応するメモリセルアレイ間のカラ
ム選択線が共通である半導体記憶装置において、 前記カラム選択用トランスファゲートと前記データバス
との間に、入／出力マスク信号によってオン，オフ動作
する入／出力マスク用トランスファゲートを接続したこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228403A JPH0785667A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228403A JPH0785667A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785667A true JPH0785667A (ja) | 1995-03-31 |
Family
ID=16875925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228403A Withdrawn JPH0785667A (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785667A (ja) |
-
1993
- 1993-09-14 JP JP5228403A patent/JPH0785667A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |