JPH0355914B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は連想記憶装置に係り、詳しくは、１ワ
ードを構成する複数個の連想メモリ単位セルのう
ち、指定した特定ビツト列（特定フイールド）に
位置する連想メモリ単位セルにのみ情報を書込む
連想記憶装置に関する。

〔従来技術〕

連想記憶装置においては、１ワードのうち、指
定した特定ビツト列（特定フイールド）に位置す
る連想メモリ単位セルにのみ情報を書込む動作
（部分書込み動作）がしばしば生じる。例えば第
４図に示すように、連想記憶装置100の同一ワー
ドに格納された検索フイールドとデータフイール
ドからなる情報を対象とし、検索フイールドで検
索後、選択された情報のデータフイールドを書換
える動作が行われる。

従来の連想記憶装置においては、上述の部分書
込み動作を実現するため、１ワードを構成する各
連想メモリ単位セルに部分書込み制御用の機構を
設けていた。第５図に従来のこの種連想メモリ単
位セル回路の構成例を示す。第５図において、部
分書込み制御線Ｌ及びトランジスタTR3、TR4
が部分書込み制御のためのものである。該セルへ
の書込みは、ワード線Ｗを駆動してトランジスタ
TR1、TR2をオンにすると同時に、部分書込み
制御線ＬによりトランジスタTR3、TR4をオン
にすることにより、ビツト線Ｂ、のデータをト
ランジスタTR1、TR3あるいはトランジスタ
TR2、TR4を通して書き込む。一方、検索は検
索データ線Ｓ、のデータと該セルの記憶データ
を比較し、その一致、不一致をトランジスタ
TR5を通して一致検出線Ｄで検出する。

ところで、第５図の構成では、部分書込み機能
を実現するため各連想メモリ単位セルごとにトラ
ンジスタTR3、TR4を設け、さらにビツト対応
に部分書込み制御線Ｌを設ける必要がある。した
がつて、連想記憶装置のトランジスタ数、配数本
が増加して高集積化が図れず、また、価格も高価
なものとなつていた。

一方、従来のSRAM（Static Random Access
Memory）においては、高速化、低消費電力化を
目的とした２重化ワード線方式が知られている
（電子通信学会技報、SSD80−56、34頁）。この２
重化ワード線方式では、書込み読出しを行うべき
ワードを指示するMain Word Line（MWL）と
アドレスデコーダ出力の一部の論理をとり、この
論理をとつた結果をもつて単位セルを駆動するワ
ード線となしている。このため、書込み、読出し
動作のために１ワード当り２本のワード方向の配
線を必要とする。連想記憶装置において、このよ
うな構成をとることは連想メモリ単位セルの占有
面積を大きなものとなし、高集積化が図れず、こ
のため、価格も大きなものとなる。

〔発明の目的〕

本発明の目的は、高集積化及び低価格化が図れ
る部分書込み機能付連想記憶装置を提供すること
にある。

〔発明の概要〕

第４図で説明したように、連想記憶装置におい
ては、１ワードのうち、特定ビツト列（例えばデ
ータフイールド）に位置する連想メモリ単位セル
にのみ情報を書込む動作が一般的である。このよ
うに、部分書込みを行う特定ビツト位置に１ビツ
ト単位で指定する機能が必要でない場合において
も、従来の連想記憶装置では、各連想メモリ単位
セル毎に部分書込制御用機構を設けていたため、
素子数、配線本数が増加し、それが高集積化、低
価格化を実現できない原因になつていたのであ
る。この点に鑑み本発明は、部分書込みを行う特
定フイールド毎にワード線を分割し、該分割した
ワード線を個別に制御する手段を付与して部分書
込み機能を実現したもので、これにより高集積化
された部分書込み機能付連想記憶装置を低価格で
実現することが可能になる。

〔発明の実施例〕

第１図は本発明の第１の実施例で、連想記憶装
置のセルアレイ部の構成を示した図である。第１
図では、セルアレイ部を４ワード×４ビツト構成
とし、ワード線は第１と第２の特定フイールド対
応に２分割した例を示したが、セルアレイのワー
ド、ビツト数及びワード線の分割数は任意であ
り、他の場合も同様に説明できる。

第１図において、１〜１６はそれぞれ部分書込
み制御のための機構を有しない通常の連想メモリ
単位セル回路（即ち、第５図の構成からトランジ
スタTR3，TR4及び部分書込み制御線Ｌ用の端
子を除去した構成）であり、１〜４，５〜８，９
〜１２，１３〜１６がそれぞれ１ワードを構成し
ている。連想メモリ単位セル回路１において、５
０，５１はビツト線との接続端子、５２はワード
線との接続端子である。これは他の連想メモリ単
位セル２〜１６についても同様である。１７〜２
０はそれぞれ対応するワードのワード線を駆動す
るための信号線、２１〜２４はワード線駆動回路
である。２５〜２８はそれぞれ各ワードの第１特
定フイールドのワード線、３８〜４１はそれぞれ
各ワードの第２特定フイールドのワード線であ
り、４２〜４９は第１〜第４ビツトに対応するビ
ツト線である。２９〜３２はそれぞれ各ワードの
第２特定フイールドのワード線３８〜４１の駆動
を制御する手段で、ここではそれぞれANDゲー
ト３３〜３６で構成する場合を示したが、これは
正論理に対応する場合で、負論理の場合はORゲ
ートを用いればよい。３７は第２特定フイールド
のワード線３８〜４１を駆動するか否かを制御す
る制御線である。

第１図では、各ビツトについて２本のビツトを
示したが、これは用いる連想メモリ単位セル回路
１〜１６によつて他の場合も存在する。また、第
１図では、図面を簡単化するため、検索データ
線、一致検出線は省略してある。

次に第１図の動作を説明する。いま、信号線１
７によりワード線駆動回路２１を動作させたとす
る。この時、制御線３７に論理“０”を与えるこ
とにより、第２特定フイールドのワード線３８は
駆動されず、第１特定フイールドのワード線２５
のみが駆動され、ビツト線４２〜４５により第１
特定フイールドの連想メモリ単位セル回路１，２
にのみ情報が書き込まれる。また、制御線３７に
論理“１”を与えることにより、第１特定フイー
ルドのワード線２５と同時に、ANDゲート３３
を介して第２特定フイールドのワード線３８も駆
動され、ビツト線４２〜４９により１ワードの全
フイールドの連想メモリ単位セル回路１〜４に情
報が書き込まれる。他のワードについても同様で
ある。

このように、第１図の実施例では、第１特定フ
イールドの連想メモリ単位セル回路にのみ情報を
書込む動作と、１ワードの全フイールドの連想メ
モリ単位セル回路に情報を書込む動作の２種類が
可能である。即ち、配線本数、必要トランジスタ
数を大きく増加させることなく、特定フイールド
単位の部分書込み機能が実現できる。

第１図では、１ワード当り４ビツト構成の場合
を示したが、１ワード当りのビツト数がより大き
くなつた場合、第５図の従来技術ではビツト数に
比例して部分書込み制御のためのトランジスタ
数、配線本数が増加するのに対し、本発明では一
定であり、本発明のもつ利点は一層大きくなる。

第２図は本発明の第２の実施例で、連想記憶装
置のワード単位の一致検出線を書込みを行うワー
ドを指示する制御線として多重使用する手段を付
与し、特定フイールドのいずれに対しても部分書
込みを可能とした例である。便宜上、第２図では
１ワードのみのセルアレイ部を示す。

第２図において、連想メモリ単位セル回路１〜
４、ワード線駆動信号線１７、ワード線駆動回路
２１、第１特定フイールドのワード線２５、制御
線３７、第２特定フイールドのワード線３８、ビ
ツト線４２〜４９、ビツト線接続端子５０，５
１、ワード線接続端子５２は第１図の場合と同様
である。１０１はワード単位に設けられた一致検
出線、１０２は連想メモリ単位セル回路１の一致
検出線接続端子である。１０３は第１特定フイー
ルドのワード線を駆動するか否かの制御である。
１０４は第１特定フイールドのワード線２５の駆
動を制御する手段、１０５は第２特定フイールド
のワード線３８の駆動を制御する手段で、ここで
はそれぞれANDゲート１０６，１０７で構成す
るとしている。１０８は一致検出線１０１を多重
使用するための切換回路、１０９は一致検出出力
線である。

次に第２図の動作を説明する。書込み動作時、
ワード線駆動回路２１を切換回路１０８を通して
一致検出線１０１に接続する。これにより、信号
線１７によりワード線駆動回路２１を動作させる
と一致検出線１０１が駆動を受ける。この時、制
御線１０３に論理“１”、制御線３７に論理“０”
を与えると、ワード線２５のみが駆動され、第１
特定フイールドの連想メモリ単位セル回路１，２
にのみ情報が書き込まれる。逆に制御線１０３に
論理“０”、制御線３７に論理“１”を与えると、
ワード線３８のみが駆動され、第２特定フイール
ドの連想メモリ単位セル回路３，４にのみ情報が
書き込まれる。また、制御線１０３，３７とも論
理“１”を与えると、１ワードの全フイールドの
連想メモリ単位セル回路１〜４に情報が書き込ま
れる。この書込み動作時、一致検出線１０１は書
込みを行うワードを指示する制御線として機能す
るだけである。

一方、検索時は、切換回路１０８により一致検
出線１０１を一致検出出力線１０９に接続する。

検索はビツト対応に検索データ線（図示せず）
のデータと連想メモリ単位セル回路１〜４の記憶
データとを比較することで行われ、その結果が一
致検出線１０１、切換回路１０８を介して一致検
出出力線１０９に現われる。

切換回路１０８の構成法は、一致検出線１０１
の構成によつて種々の構成法が考えられるが、い
ずれにしても構成可能である。たとえば、第５図
に示す連想メモリ単位セルを用いた場合、一致検
出線１０１の構成としては、一致検出線上の電荷
がトランジスタTR5を通して引抜かれるか否か
で一致しているか否かを判定するものである。こ
のような場合、一致検出線１０１を書込むワード
を指示する制御線として多重使用するためには、
一致検出線１０１への電荷の供給パス、引抜きパ
スを電気的に切断したうえで、ワード線駆動回路
２１と一致検出線１０１を電気的に接続すればよ
い。第５図の場合であれば、各連想メモリ単位セ
ル毎に一致検出線の電荷の引抜きパスが存在する
が、各ビツトの検索データ線にすべて“φ”を供
給することで、この電荷引抜きパスを切断でき
る。

このように、第２図の構成では、配線本数、必
要トランジスタ数を大きく増加させることなく、
任意の特定フイールドへの部分書込み機能が実現
できる。

第３図は、本発明の第３の実施例であつて、情
報の書込みを行う特定フイールドを指示するため
の制御線の情報を記憶するレジスタを具備し、該
レジスタへの情報入力を連想メモリ単位セルへの
情報入力に用いるビツト線を利用して行う例であ
る。

第３図において、２０１は例えば第２図のセル
アレイ部であり、４２〜４９は第２図に示したビ
ツト線である。２０２，２０３はレジスタであ
り、２０８は該レジスタへの情報入力制御線であ
る。レジスタ２０２，２０３はそれぞれ情報入力
端子２０４，２０５、情報入力制御端子２０６，
２０７、情報出力端子２０９，２１０を有する。
即ち、第３図の場合、ビツト線４２，４４を利用
し、情報入力線２０８を制御することによつてレ
ジスタ２０２，２０３へ情報を入力する。レジス
タ２０３，２０３の情報出力端子２０９，２１０
は例えば第２図の制御線１０３，３７に接続され
ており、これにより、情報を書き込むべき第１お
よび第２の特定フイールドの指定が達成できる。

このように、第３図の構成では、レジスタを付
加するだけで、極めて簡単に情報の書込みを行う
特定フイールドを指定することができる。

〔発明の効果〕

以上説明したように、本発明によれば、トラン
ジスタ数、配線本数を大きく増加させることな
く、連想記憶装置の部分書込み機能を実現するこ
とが可能であり、この種の連想記憶装置の高集積
化、大容量化を図ることができ、ひいてはこの種
の連想記憶装置を低価格で提供することができ
る。

【図面の簡単な説明】

第１図乃至第３図は本発明に係る連想記憶装置
の各実施例を示す図、第４図は連想記憶装置の部
分書込み動作の必要性を説明する図、第５図は従
来の部分書込み機能付き連想記憶装置の連想メモ
リ単位セル回路の構成例を示す図である。 １〜６……連想メモリ単位セル、２１〜２４…
…ワード線駆動回路、２５〜２８……第１特定フ
イールド用ワード線、２９〜３２……ワード線駆
動制御手段、３７……制御線、３８〜４１……第
２特定フイールド用フイールドワード線、４２〜
４９……ビツト線。

Claims (1)

1. 【特許請求の範囲】 １ 情報の記憶と検索機能を有する連想メモリ単
   位セルをワード方向、ビツト方向にアレイ状に配
   置し、ワード方向にワード線、一致検出線、ビツ
   ト方向にビツト線、検索データを配線してなる連
   想記憶装置において、前記ワード線を特定ビツト
   列（以下、特定フイールドという）に対応して複
   数個に分割すると共に、該分割された複数個のワ
   ード線の駆動を個別に制御する手段を設け、前記
   特定フイールドに位置する連想メモリ単位セル対
   応に情報の部分書込みを行い得る構成としたこと
   を特徴とする連想記憶装置。 ２ 前記分割された複数個のワード線の駆動を個
   別に制御する手段をそれぞれ論理ゲートで構成
   し、前段の特定のフイールドのワード線と該当特
   定フイールドのワード線を駆動するか否を制御す
   る制御線を該当論理ゲートの入力線とし、該論理
   ゲートの出力線を該当特定フイールドのワード線
   とすることを特徴とする特許請求の範囲第１項記
   載の連想記憶装置。 ３ 前記分割された複数個のワード線の駆動を個
   別に制御する手段をそれぞれ論理ゲートで構成
   し、書込みを行うワードを指示するワード単位の
   制御線と書込みを行う特定フイールドを指示する
   特定フイールド単位の制御線を該当論理ゲートの
   入力線とし、該論理ゲートの出力線を該当特定フ
   イールドのワード線とし、前記書込みを行うワー
   ドを指示するワード単位の制御線としてワード単
   位に設けられた一致検出線を使用することを特徴
   とする特許請求の範囲第１項記載の連想記憶装
   置。 ４ 前記書込みを行う特定フイールドを指示する
   ための制御線への情報を記憶するレジスタを設
   け、該レジスタへの情報入力をビツト線の一部を
   用いて行うことを特徴とする特許請求の範囲第２
   項記載もしくは第３項記載の連想記憶装置。