JPH06251582A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH06251582A JPH06251582A JP5038817A JP3881793A JPH06251582A JP H06251582 A JPH06251582 A JP H06251582A JP 5038817 A JP5038817 A JP 5038817A JP 3881793 A JP3881793 A JP 3881793A JP H06251582 A JPH06251582 A JP H06251582A
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- Japan
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- memory
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】画像メモリに連続的に書き込みを実行している
際に読み出し要求またはリフレッシュ要求が発生した場
合にも、画像データの欠落を無くす。 【構成】書き込みデータ１０は一旦データ保持用の内部
メモリ１に保持され、保持されている度にライトアドレ
スが増加する。アドレス比較部４は、内部メモリのライ
トアドレスとリードアドレスが不一致のときシーケンス
部に対して書き込み要求を発生し、これを受けてシーケ
ンス部５がＲＡＳ，ＣＡＳ信号を、アドレス発生部がア
ドレスを、内部メモリが書き込みデータを出力し、画像
メモリに対して書き込みを行い、この際内部メモリ用の
リードアドレスがインクリメントされる。書き込み要求
と読み出し要求が同時に発生した場合、内部メモリのラ
イト動作は通常通り行われるが、画像メモリのライト動
作の代わりにリード動作を実行し、この間の書き込みデ
ータは内部メモリに保持され、画像メモリのリード動作
終了後に順次画像メモリへ書き込みを行う。
際に読み出し要求またはリフレッシュ要求が発生した場
合にも、画像データの欠落を無くす。 【構成】書き込みデータ１０は一旦データ保持用の内部
メモリ１に保持され、保持されている度にライトアドレ
スが増加する。アドレス比較部４は、内部メモリのライ
トアドレスとリードアドレスが不一致のときシーケンス
部に対して書き込み要求を発生し、これを受けてシーケ
ンス部５がＲＡＳ，ＣＡＳ信号を、アドレス発生部がア
ドレスを、内部メモリが書き込みデータを出力し、画像
メモリに対して書き込みを行い、この際内部メモリ用の
リードアドレスがインクリメントされる。書き込み要求
と読み出し要求が同時に発生した場合、内部メモリのラ
イト動作は通常通り行われるが、画像メモリのライト動
作の代わりにリード動作を実行し、この間の書き込みデ
ータは内部メモリに保持され、画像メモリのリード動作
終了後に順次画像メモリへ書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、画像データの蓄積機能
を有する画像メモリへの制御に係わり、特に画像メモリ
への画像データの書込みの際に読み出しまたはリフレッ
シュ要求が発生した際に書込みデータの保持し、保持デ
ータを画像メモリに書き込むメモリ制御回路に関する。
を有する画像メモリへの制御に係わり、特に画像メモリ
への画像データの書込みの際に読み出しまたはリフレッ
シュ要求が発生した際に書込みデータの保持し、保持デ
ータを画像メモリに書き込むメモリ制御回路に関する。
【０００２】
【従来の技術】画像メモリ（ＶＲＡＭ）に対し、画像デ
ータの書き込み、読み出し、およびリフレッシュの３種
類の動作要求の中で、少なくとも２種類の動作要求が同
時に発生した場合、従来は特開昭６３−１１７５５８公
報に示すように、各動作に優先度を持たせて優先度の高
い動作たとえば読み出し動作を実行してから次の動作を
実行していた。
ータの書き込み、読み出し、およびリフレッシュの３種
類の動作要求の中で、少なくとも２種類の動作要求が同
時に発生した場合、従来は特開昭６３−１１７５５８公
報に示すように、各動作に優先度を持たせて優先度の高
い動作たとえば読み出し動作を実行してから次の動作を
実行していた。
【０００３】
【発明が解決しようとする課題】読み出し，書き込み，
リフレッシュの順に優先度を高く持たせたメモリ制御回
路において、連続的に書き込みを実行している際に読み
出し要求が発生した場合、書き込み動作を中断して読み
出し動作を実行するため、読み出し動作実行中の書き込
みデータは画像メモリに書き込まれず、動作データが欠
落してしまうという問題があった。
リフレッシュの順に優先度を高く持たせたメモリ制御回
路において、連続的に書き込みを実行している際に読み
出し要求が発生した場合、書き込み動作を中断して読み
出し動作を実行するため、読み出し動作実行中の書き込
みデータは画像メモリに書き込まれず、動作データが欠
落してしまうという問題があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、書き込みデータを保持するための内部メ
モリと、内部読み出し要求あるいはリフレッシュ要求実
行後に、内部メモリ格納データを画像メモリに転送する
手段とを含んで構成される。
に、本発明は、書き込みデータを保持するための内部メ
モリと、内部読み出し要求あるいはリフレッシュ要求実
行後に、内部メモリ格納データを画像メモリに転送する
手段とを含んで構成される。
【０００５】
【作用】このような構成によれば、書き込みデータは一
旦データ保持用のメモリに保持され、保持される毎にラ
イトアドレスがインクリメントされる。アドレス比較部
は、保持メモリのライトアドレスとリードアドレスが不
一致のときＶＲＡＭ制御部に対して書き込み要求を発生
し、これを受けてＶＲＡＭ制御部がＲＡＳ，ＣＡＳ信号
を、ＶＲＡＭアドレス部がアドレスを、保持メモリ部が
書き込みデータを出力し、ＶＲＡＭに対して書き込みを
行う度に保持メモリ用のリードアドレスがインクリメン
トされる。
旦データ保持用のメモリに保持され、保持される毎にラ
イトアドレスがインクリメントされる。アドレス比較部
は、保持メモリのライトアドレスとリードアドレスが不
一致のときＶＲＡＭ制御部に対して書き込み要求を発生
し、これを受けてＶＲＡＭ制御部がＲＡＳ，ＣＡＳ信号
を、ＶＲＡＭアドレス部がアドレスを、保持メモリ部が
書き込みデータを出力し、ＶＲＡＭに対して書き込みを
行う度に保持メモリ用のリードアドレスがインクリメン
トされる。
【０００６】書き込み要求と読み出し要求が同時に発生
した場合、保持メモリのライト動作は通常通り行われる
が、保持メモリのリード動作（ＶＲＡＭへのライト動
作）の代わりにＶＲＡＭからのリード動作を実行し、こ
の間の書き込みデータは保持メモリに保持され、ＶＲＡ
Ｍからのリード動作終了後に順次ＶＲＡＭへ書き込みを
行う。
した場合、保持メモリのライト動作は通常通り行われる
が、保持メモリのリード動作（ＶＲＡＭへのライト動
作）の代わりにＶＲＡＭからのリード動作を実行し、こ
の間の書き込みデータは保持メモリに保持され、ＶＲＡ
Ｍからのリード動作終了後に順次ＶＲＡＭへ書き込みを
行う。
【０００７】
【実施例】図１は本発明の一実施例のメモリ制御回路１
００と、メモリ制御回路１００から出力される画像メモ
リのアドレス信号１７，及び制御信号１８にもとづいて
画像メモリ入力データ１６が書き込まれる画像メモリ２
０と、画像メモリ２０の読み出し制御及び図示していな
い表示系へ画像メモリ読み出しデータを送出する表示制
御器２１とを示している。
００と、メモリ制御回路１００から出力される画像メモ
リのアドレス信号１７，及び制御信号１８にもとづいて
画像メモリ入力データ１６が書き込まれる画像メモリ２
０と、画像メモリ２０の読み出し制御及び図示していな
い表示系へ画像メモリ読み出しデータを送出する表示制
御器２１とを示している。
【０００８】本発明の一実施例のメモリ制御回路１００
は、入力データ有効信号１１と入力データ１０１に同期
したデータクロック（ＣＬＫ２）１２にもとづいて内部
メモリ用ライトアドレス信号及び内部メモリ書き込み制
御信号を生成し、入力データ１０を内部メモリ１に書き
込ませるライト制御部２と、内部メモリ１と、シーケン
ス部５から供給されるリードイネーブル（ＲＤＥＮ）及
びシステムクロック（ＣＬＫ１）１４にもとづいて内部
メモリ用リードアドレス信号を生成するリード制御部３
と、内部メモリ用リードアドレス信号と内部メモリ用ラ
イトアドレス信号とを比較し両者が不一致のときにライ
トフラグ（ＦＧＷＲ）を出力するアドレス比較部４と、
外部からのリフレッシュ要求１３によりリフレッシュ要
求フラグ（ＦＧＲＦ）をシーケンス部５に供給するリフ
レッシュ要求検出部８と、表示制御器２１からのリード
要求１５によりリード要求フラグ（ＦＧＲＤ）をシーケ
ンス部５に供給するリード要求検出部９と、シーケンス
部５とを備える。また、メモリ制御回路１００は、シス
テムクロック（ＣＬ２）により内部メモリ出力信号をリ
タイミングするＤタイプフリップフロップ（以下、「Ｄ
ＦＦ」）１９と、シーケンス部５からのアドレスコント
ロール信号により画像メモリ用書き込みアドレス信号を
生成するアドレス発生部６と、シーケンス部５が出力す
るステータス値を、１システムクロック時刻だけ遅延し
て、シーケンス部５に供給するＤＦＦ７をさらに備え
る。
は、入力データ有効信号１１と入力データ１０１に同期
したデータクロック（ＣＬＫ２）１２にもとづいて内部
メモリ用ライトアドレス信号及び内部メモリ書き込み制
御信号を生成し、入力データ１０を内部メモリ１に書き
込ませるライト制御部２と、内部メモリ１と、シーケン
ス部５から供給されるリードイネーブル（ＲＤＥＮ）及
びシステムクロック（ＣＬＫ１）１４にもとづいて内部
メモリ用リードアドレス信号を生成するリード制御部３
と、内部メモリ用リードアドレス信号と内部メモリ用ラ
イトアドレス信号とを比較し両者が不一致のときにライ
トフラグ（ＦＧＷＲ）を出力するアドレス比較部４と、
外部からのリフレッシュ要求１３によりリフレッシュ要
求フラグ（ＦＧＲＦ）をシーケンス部５に供給するリフ
レッシュ要求検出部８と、表示制御器２１からのリード
要求１５によりリード要求フラグ（ＦＧＲＤ）をシーケ
ンス部５に供給するリード要求検出部９と、シーケンス
部５とを備える。また、メモリ制御回路１００は、シス
テムクロック（ＣＬ２）により内部メモリ出力信号をリ
タイミングするＤタイプフリップフロップ（以下、「Ｄ
ＦＦ」）１９と、シーケンス部５からのアドレスコント
ロール信号により画像メモリ用書き込みアドレス信号を
生成するアドレス発生部６と、シーケンス部５が出力す
るステータス値を、１システムクロック時刻だけ遅延し
て、シーケンス部５に供給するＤＦＦ７をさらに備え
る。
【０００９】次に、図２，図３をも参照してメモリ制御
回路１００の動作を説明する。なお、以下の説明では、
各信号はローレベル（“Ｌ”）がアクティブとなってい
る。入力データの有効信号１１“Ｌ”になると、システ
ムクロック（ＣＫ２）の立ち上がりで入力データを内部
メモリに書き込むと共にライト制御部３で内部メモリの
ライトアドレスがインクリメントされる。内部メモリの
リードアドレスとの不一致が時刻ｔ１でアドレス比較部
４で検出されると、ＦＧＷＲが“Ｌ”になる。シーケン
ス部５は、リード要求検出部９の出力であるリード要求
フラグ（ＦＧＲＤ）、レフレッシュ要求検出部８の出力
であるレフレッシュ要求フラグ（ＦＧＲＦ）、アドレス
比較部４の出力であるライト要求フラグ（ＦＧＷＲ）、
およびＤＦＦ７の出力であるステータス値を入力して、
画像メモリ２０への制御信号１８（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥの反転信号）、リード制御部３へのカウントイ
ネーブル（ＲＤＥＮ），アドレス発生部６へのアドレス
コントロール信号、ＦＧＲＤのリセット信号（ＲＥＳＲ
Ｄ）、ＦＧＲＦのリセット信号（ＲＥＳＲＦ）、および
ＤＦＦ７への次期ステータス値を出力する。
回路１００の動作を説明する。なお、以下の説明では、
各信号はローレベル（“Ｌ”）がアクティブとなってい
る。入力データの有効信号１１“Ｌ”になると、システ
ムクロック（ＣＫ２）の立ち上がりで入力データを内部
メモリに書き込むと共にライト制御部３で内部メモリの
ライトアドレスがインクリメントされる。内部メモリの
リードアドレスとの不一致が時刻ｔ１でアドレス比較部
４で検出されると、ＦＧＷＲが“Ｌ”になる。シーケン
ス部５は、リード要求検出部９の出力であるリード要求
フラグ（ＦＧＲＤ）、レフレッシュ要求検出部８の出力
であるレフレッシュ要求フラグ（ＦＧＲＦ）、アドレス
比較部４の出力であるライト要求フラグ（ＦＧＷＲ）、
およびＤＦＦ７の出力であるステータス値を入力して、
画像メモリ２０への制御信号１８（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥの反転信号）、リード制御部３へのカウントイ
ネーブル（ＲＤＥＮ），アドレス発生部６へのアドレス
コントロール信号、ＦＧＲＤのリセット信号（ＲＥＳＲ
Ｄ）、ＦＧＲＦのリセット信号（ＲＥＳＲＦ）、および
ＤＦＦ７への次期ステータス値を出力する。
【００１０】次に図４を参照し、シーケンス部５の動作
を説明する。図４は、シーケンス部の動作を説明するた
めの状態遷移図であり、丸内の数字はステータス値を示
している。また図中の各ステータスでレベルを特に明記
していない制御信号はＨレベルとなっている。
を説明する。図４は、シーケンス部の動作を説明するた
めの状態遷移図であり、丸内の数字はステータス値を示
している。また図中の各ステータスでレベルを特に明記
していない制御信号はＨレベルとなっている。
【００１１】ステータス０では、リード要求フラグ（Ｒ
ＧＲＤ），リフレッシュ要求フラグ（ＦＧＲＦ），ライ
ト要求フラグ（ＦＧＷＲ）の値がチェックされる。ステ
ップＳ０−１でＦＧＲＤ＝Ｌが検出されると、ステータ
ス部５の動作は、ステータス１に移行し、画像メモリ２
０からのリード動作が開始する。
ＧＲＤ），リフレッシュ要求フラグ（ＦＧＲＦ），ライ
ト要求フラグ（ＦＧＷＲ）の値がチェックされる。ステ
ップＳ０−１でＦＧＲＤ＝Ｌが検出されると、ステータ
ス部５の動作は、ステータス１に移行し、画像メモリ２
０からのリード動作が開始する。
【００１２】ステータス１では、ＯＥの反転信号をＬと
するとともに、リード要求リセット信号（ＲＥＳＲＤ）
をローレベルとし、リード要求フラグをＨレベルにさせ
る。
するとともに、リード要求リセット信号（ＲＥＳＲＤ）
をローレベルとし、リード要求フラグをＨレベルにさせ
る。
【００１３】ステータス２ではＲＡＳ信号をローレベル
とする。ステータス３ではＲＡＳ信号、ＣＡＳ信号が共
にローレベルとなる。なお、ステータス２，３ではＯＥ
信号の反転信号はローレベルとなる。このステータス
１，２の動作により、画像メモリ２０からのリード動作
が実行される。このリード動作が終了すると、すなわち
ステータス３が終了すると、シーケンス部５の動作は、
ステータス０に移行する。
とする。ステータス３ではＲＡＳ信号、ＣＡＳ信号が共
にローレベルとなる。なお、ステータス２，３ではＯＥ
信号の反転信号はローレベルとなる。このステータス
１，２の動作により、画像メモリ２０からのリード動作
が実行される。このリード動作が終了すると、すなわち
ステータス３が終了すると、シーケンス部５の動作は、
ステータス０に移行する。
【００１４】ステータス０でＦＧＲＤ＝Ｈ，ＦＧＲＨ＝
Ｌが検出されると、シーケンス部５の動作は、ステータ
ス４に移行し、リフレッシュ動作が開始する。
Ｌが検出されると、シーケンス部５の動作は、ステータ
ス４に移行し、リフレッシュ動作が開始する。
【００１５】ステータス４では、ＣＡＳ信号がＬとな
る。また、リフレッシュ要求リセット信号がＬレベルと
なり、リフレッシュ要求フラグ（ＦＧＲＦ）がリセット
される。ステータス５ではＣＡＳ信号をＬレベルに維持
するとともに、ＲＡＳ信号をＬレベルとする。ステータ
ス６では、ＲＡＳ信号をローレベルに維持する。このよ
うにして画像メモリ２０のリフレッシュ動作が行なわれ
る。リフレッシュ動作が終了すると、シーケンス部５の
動作は、ステータス０に戻る。
る。また、リフレッシュ要求リセット信号がＬレベルと
なり、リフレッシュ要求フラグ（ＦＧＲＦ）がリセット
される。ステータス５ではＣＡＳ信号をＬレベルに維持
するとともに、ＲＡＳ信号をＬレベルとする。ステータ
ス６では、ＲＡＳ信号をローレベルに維持する。このよ
うにして画像メモリ２０のリフレッシュ動作が行なわれ
る。リフレッシュ動作が終了すると、シーケンス部５の
動作は、ステータス０に戻る。
【００１６】ステータス０で、ＦＧＲＤ＝Ｈ，ＦＧＲＦ
＝Ｈ，ＦＧＷＲ＝Ｌのとき、すなわち画像メモリ２０へ
のリード要求もリフレッシュ要求もない場合には、シー
ケンス部５の動作はステータス７に移行し、画像メモリ
へのライト動作が開始する。
＝Ｈ，ＦＧＷＲ＝Ｌのとき、すなわち画像メモリ２０へ
のリード要求もリフレッシュ要求もない場合には、シー
ケンス部５の動作はステータス７に移行し、画像メモリ
へのライト動作が開始する。
【００１７】ステータス７では、ＲＡＳ信号，ＷＥ信号
がＬレベルに設定される。また、内部メモリ１用のリー
ド制御部３へのカウントイネーブル信号（ＲＤＥＮ）が
Ｌレベルとなる。ステータス８では、シーケンス部は、
ＲＡＳ信号，ＷＥ信号をＬレベルに維持するとともに、
ＣＡＳ信号をＬレベルとする。このようにして、画像メ
モリへのライト動作が実行される。
がＬレベルに設定される。また、内部メモリ１用のリー
ド制御部３へのカウントイネーブル信号（ＲＤＥＮ）が
Ｌレベルとなる。ステータス８では、シーケンス部は、
ＲＡＳ信号，ＷＥ信号をＬレベルに維持するとともに、
ＣＡＳ信号をＬレベルとする。このようにして、画像メ
モリへのライト動作が実行される。
【００１８】ステータス８では、書き込み動作が終了す
ると、Ｓ８−２，Ｓ８−３及びＳ８−４で、リード要求
フラグ（ＦＧＲＤ）、リフレッシュ要求フラグ（ＦＧＲ
Ｆ）及びライト要求フラグ（ＦＧＷＲ）レベルが、この
順序でチェックされる。ＧＦＲＤ，ＧＦＲＦのいずれか
一方がＬレベルの場合及びＦＧＲＤ，ＦＧＲＦ，ＦＧＷ
Ｒがいずれもハイレベルの場合には、シーケンス部５の
動作は、ステータス０に戻る。Ｓ８−２，Ｓ８−３，Ｓ
８−４でのｃｈｅｃｋの結果、ＦＧＷＲのみがＬレベル
のときは、ステータス７に戻り、画像メモリへの書き込
み動作が続けられる。このときの書き込み動作はページ
モードに対応するが、画像メモリへの書き込みにページ
モードを使用しない場合には、Ｓ８−１の処理終了後、
シーケンス部の動作をただちにステータス０に戻され
る。
ると、Ｓ８−２，Ｓ８−３及びＳ８−４で、リード要求
フラグ（ＦＧＲＤ）、リフレッシュ要求フラグ（ＦＧＲ
Ｆ）及びライト要求フラグ（ＦＧＷＲ）レベルが、この
順序でチェックされる。ＧＦＲＤ，ＧＦＲＦのいずれか
一方がＬレベルの場合及びＦＧＲＤ，ＦＧＲＦ，ＦＧＷ
Ｒがいずれもハイレベルの場合には、シーケンス部５の
動作は、ステータス０に戻る。Ｓ８−２，Ｓ８−３，Ｓ
８−４でのｃｈｅｃｋの結果、ＦＧＷＲのみがＬレベル
のときは、ステータス７に戻り、画像メモリへの書き込
み動作が続けられる。このときの書き込み動作はページ
モードに対応するが、画像メモリへの書き込みにページ
モードを使用しない場合には、Ｓ８−１の処理終了後、
シーケンス部の動作をただちにステータス０に戻され
る。
【００１９】なお、ステータス０でのチェックの結果、
ＦＧＲＤ，ＦＧＲＦ，ＦＧＷＲがすべてＨレベルのとき
は、シーケンス部５の動作は、ステータス０で待機状態
となる。
ＦＧＲＤ，ＦＧＲＦ，ＦＧＷＲがすべてＨレベルのとき
は、シーケンス部５の動作は、ステータス０で待機状態
となる。
【００２０】画像メモリへのアドレスは、ライト動作時
のＲＡＳの立ち下がり離時にライト用ＲＡＳアドレス
（Ｒ０）が確定するように、ＣＡＳの立ち下がり時にラ
イト用ＣＡＳアドレス（Ｃ０からＣ８）が確定するよう
に出力され、リード動作時のＲＡＳの立ち下がり時にリ
ード用ＲＡＳアドレス（ＲＲ）が確定するように、ＣＡ
Ｓの立ち下がり時にリード用ＣＡＳアドレス（ＣＲ）が
確定するように出力される。また、ライト用のＣＡＳア
ドレスはライト動作時のＣＡＳの立ち上がりでインクリ
メントされる。
のＲＡＳの立ち下がり離時にライト用ＲＡＳアドレス
（Ｒ０）が確定するように、ＣＡＳの立ち下がり時にラ
イト用ＣＡＳアドレス（Ｃ０からＣ８）が確定するよう
に出力され、リード動作時のＲＡＳの立ち下がり時にリ
ード用ＲＡＳアドレス（ＲＲ）が確定するように、ＣＡ
Ｓの立ち下がり時にリード用ＣＡＳアドレス（ＣＲ）が
確定するように出力される。また、ライト用のＣＡＳア
ドレスはライト動作時のＣＡＳの立ち上がりでインクリ
メントされる。
【００２１】画像メモリへの出力データは、内部メモリ
１からの内部メモリのリードアドレスで示されるデータ
をＣＫ１の立ち下がりでラッチして出力され、ＣＡＳの
立ち下がり時にはデータは確定している。
１からの内部メモリのリードアドレスで示されるデータ
をＣＫ１の立ち下がりでラッチして出力され、ＣＡＳの
立ち下がり時にはデータは確定している。
【００２２】
【発明の効果】以上説明したとおり、本発明によれば、
連続的に書き込みを実行している際に読み出し要求また
はリフレッシュ要求が発生した場合には、読み出し動作
中またはリフレッシュ動作中の書き込みデータを保持内
部メモリに一時保持させ、読み出し動作またはリフレッ
シュ動作終了後に速やかに保持された書き込みデータを
画像メモリに書き込むことができるので、画像データの
欠落を無くすることができる。
連続的に書き込みを実行している際に読み出し要求また
はリフレッシュ要求が発生した場合には、読み出し動作
中またはリフレッシュ動作中の書き込みデータを保持内
部メモリに一時保持させ、読み出し動作またはリフレッ
シュ動作終了後に速やかに保持された書き込みデータを
画像メモリに書き込むことができるので、画像データの
欠落を無くすることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図３】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】シーケンス部５の動作を説明するための状態遷
移図である。
移図である。
１ 内部メモリ ２ ライト制御部 ３ リード制御部 ４ アドレス比較部 ５ シーケンス図 ６ アドレス発生部 ７，１９ Ｄタイプフリップフロップ ８ リフレッシュ要求検出部 ９ リード要求検出部 ２０ 画像メモリ ２１ 表示制御部
Claims (2)
- 【請求項１】 画像データの蓄積機能を有する画像メモ
リへ同時に書き込み動作要求、読み出し動作要求および
リフレッシュ要求が発生した場合、指定した優先度に基
づいて読み出し動作要求またはリフレッシュ動作要求の
いずれか一方の動作を実行するメモリ制御回路であり、
入力データを一時格納する内部メモリと、前記読み出し
要求あるいはリフレッシュ動作要求実行後に前記内部メ
モリ格納データを前記画像メモリに転送する手段とをさ
らに備えたことを特徴とするメモリ制御回路。 - 【請求項２】 前記転送する手段は、内部メモリ用リー
ドアドレスを生成する手段と、内部メモリ用ライトアド
レスを生成する手段と、これらリードアドレスとライド
アドレスとが一致するか否かを検出する手段と、この検
出する手段の検出結果が不一致であり、かつ読み出し要
求，リフレッシュ要求がないときに前記内部メモリ格納
データを前記画像メモリに転送することを特徴とする請
求項２記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038817A JPH06251582A (ja) | 1993-02-26 | 1993-02-26 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038817A JPH06251582A (ja) | 1993-02-26 | 1993-02-26 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251582A true JPH06251582A (ja) | 1994-09-09 |
Family
ID=12535825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5038817A Pending JPH06251582A (ja) | 1993-02-26 | 1993-02-26 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005345797A (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 表示パネルドライバ装置 |
| JP2007080283A (ja) * | 2006-10-30 | 2007-03-29 | Hitachi Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760374A (en) * | 1980-09-27 | 1982-04-12 | Oki Electric Ind Co Ltd | Processing method for display unit |
| JPS60147856A (ja) * | 1983-12-30 | 1985-08-03 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 記憶装置 |
| JPS62145444A (ja) * | 1985-12-20 | 1987-06-29 | Fuji Xerox Co Ltd | 画像デ−タ記録装置 |
| JPH0388082A (ja) * | 1989-08-31 | 1991-04-12 | Fujitsu Ltd | 画像処理装置 |
-
1993
- 1993-02-26 JP JP5038817A patent/JPH06251582A/ja active Pending
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| JPS5760374A (en) * | 1980-09-27 | 1982-04-12 | Oki Electric Ind Co Ltd | Processing method for display unit |
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