KR920009666B1

KR920009666B1 - 교차식 메모리 구조 장치

Info

Publication number: KR920009666B1
Application number: KR1019890005039A
Authority: KR
Inventors: 앨레인 챱펠 바바라; 리엔 영창; 유퐁 탕 제프리
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 하워드 지. 피거로아
Priority date: 1988-04-27
Filing date: 1989-04-18
Publication date: 1992-10-22
Also published as: CA1313421C; KR890016568A; DE68915608D1; EP0339219A2; US4845669A; JPH0529992B2; JPH0215493A; BR8901970A; DE68915608T2; EP0339219B1; EP0339219A3

Abstract

내용 없음.

Description

교차식 메모리 구조 장치

제1도는 본 발명의 교차식 메모리 구조 장치 또는 TMA 셀 어레이에 대한 개략도.

제2도는 본 발명에서 이용된 비트 기억 셀(또는 TMA 셀)에 대한 개략도.

제3도는 다중 교차식 메모리 억세스 장치에 대한 개략도.

제4도는 (차원 I 또는 차원 II데이타 방향으로서도 공지된) 수평 및 수직 데이터 방향으로 연장하는 데이터 장치를 도시한 데이터 비트의 어레이도.

제5도는 제5a도 및 제5b도의 구성도.

제5a도 및 제5b도는 디코더와, 입력 및 출력 회로를 포함하며 두 행 및 두 열 또는 4상한을 갖는 TMA 셀 어레이의 매트릭스인 교차식 메모리 구조 장치의 블록선도.

제6도는 TMA 셀 어레이에서의 기록 방법을 도시한 타이밍선도.

* 도면의 주요부분에 대한 부호의 설명

20 : 비트 기억 셀 50 : TMA 셀 어레이

52 : 차원 I 워드 라인 디코더 54 : 차원 II워드 라인디코더

56 : 차원 II 비트 라인 디코더 58 : 차원 I 비트 라인 디코더

본 발명은 2차원 이상으로 기억된 데이터에 동일한 속도의 억세스를 제공하기 위한 교차식 메모리 구조(TMA)에 관한 것이다. 상기 구조는 각 방향으로 데이터에 대한 독립적인 무작위 억세싱 능력을 갖는 억세스 장치, 워드 라인 및 비트 라인을 직교 기입함으로써 제공된다.

특정 셀을 억세싱하는 워드 라인 및 특정 셀을 판독하는 비트 라인의 사용과 함께 기억 셀의 매트릭스 어레이의 사용이 본 기술에서는 공지되어 있다.

가도까씨에게 허여된 미국 특허 제 4,447,891호에서는 두 상보형 수직 워드 라인(어드레스 라인) 및 두상보형 수평 비트 라인(데이타 라인)을 갖는 비트 기억 셀(메모리 셀)의 어레이에 관하여 기술되어 있다. 두 상보형 수평 비트 라인(데이타 라인)은 게이트 소자가 수직 워드 라인(어드레스 라인)으로 제어되는 동안은 게이트 소자를 통해 상보형 입력-출력 노드에 연결된다. 평행인 워드 라인 및 평행인 비트 라인은 기억된 데이터에 단지 일차원 억세싱만을 제공한다.

크로이씨 및 그외 공동 발명자에게 허여된 미국 특허 제 3,693,169호에서는 모든 기억 위치가 선택적으로 억세스 가능한 3차원 기억 시스템에 관하여 기술하고 있다. 상기 시스템에서는 교차점에서 메모리 소자의 게이트 각각을 개방시키기 위한 두 도체 및 정보 신호 전달을 위한 제3도체를 필요로 한다.

슬러이씨 및 그외 공동 발명자에게 허여된 미국 특허 제 4,494,231호에서는 평행 기록 라인과 직교하는 평행 판독 라인을 갖는 시분할 스위칭 시스템용 메모리 모듈에 관해서 기술하고 있다.

가와떼씨에게 허여된 미국 특허 제 4,368,523호에서는 또한 어드레스 버스(워드 라인)가 매트릭스인 메모리 셀의 행에 연결되는 반면에 데이터 버스(비트 라인)가 메모리 셀의 열에 연결되는 메모리 셀의 매트릭스에 관해서 기술하고 있다. 어드레스 버스는 서로 수평 방향으로 놓이는 반면 데이터 버스는 서로 수직방향으로 놓이므로 데이터에 대한 억세스를 단지 일차원으로만 제공한다. 매트릭스 메모리 모듈은 또한 1982년 7월자 컴퓨터 그래픽스 제 16권, 제3호의 356내지 362페이지에서 나타난 디.에스.윌랜씨에 의한 직사각형영역 충전용 표시 시스템 구조란 명칭의 기사에서 기술되어 있다. 상기 기사에서는 직교 어드레싱 능력을 갖고 있지만, 표시 스템에서 보다 신속한 직사각형 영역 충전 능력을 제공하는데 단지 일방향으로만 판독 출력한다고 기술되어 있다. 상기 모듈은 행 및 열 선택으로 게이트된 직렬의 두 억세스 장치를 갖는다. 상기 모듈은 행 및 열 모두가 선태될때만 한쌍의 비트 라인에서 판독 또는 기록된다.

플래트씨 및 그외 공동 발명자에게 허여된 미국 특허 제 3,781,828호에서는 셀이 두 워드 라인을 갖는다는 특징이 있지만, 기술하고 있지만 데이터를 한쌍의 비트 라인으로 판독 출력하기 위해서는 두 워드 라인이 선택되어져야 한다. 상기 목적은 디코더 및 어레이에서의 전력 소산을 저감시키기 위하여 선택 능력을 제공하는데 있다. AND 기능을 갖도록 하기 위하여 셀에는 두 워드 라인이 연결된다. 단지 일차원으로만 판독 출력하는 한쌍의 비트 랑인이 본 출원에서 기재되어 있다.

고란꼬우스끼씨와 그외 공동인에 의한 미국 특허 제 3,634,236호에서는 수직 및 수평 판독 출력을 갖는 RAM 어레이의 수평, 수직 및 대각선 억세싱 특징을 갖지만, 대각선 및 수평 또는 수직 워드 라인 모두는 임의 한 셀에서 데이터의 판독 출력을 하도록 선택되는 것이 필요하다. 상기 특허에서는 블록에서 데이터를 처리하지만, 보다 큰 어레이내에서 선택된 블록으로부터 판독 출력을 제공하지는 않는다. 어레이내의 셀 각각은 6개 억세스 장치, 3개 워드 라인 및 4개 비트 라인을 갖는다. 상기 특허에서는 RAM 어레이내 데이터 블록에 교차적 어드레싱 능력을 제공하는 것에 대해서는 기술되어 있지 않다.

고란고우스끼씨 및 그외 공동인에게 허여된 미국 특허 제 3,638,204호에서는 단지 세 워드 라인중 두 워드 라인만이 선택되면 직교 억세싱 및 판독 출력을 위한 6개 억세스 장치, 4개 비트 라인, 3개 워드 라인을 갖는 셀로 특징된다.

아가라시씨에게 허여된 미국 특허 제 3,490,007호는 공지된 관련 메모리 기능을 제공하기 위해 4개 억세스 장치, 3개 워드 라인, 한쌍의 비트 라인 및 한 방향 라인을 갖는 셀로 특징된다. 통상의 일차원 판독 및 기록 경로는 한 워드 라인을 이용하여 통상의 방법으로 두 억세스 장치를 이중 레일 비트 라인으로 게이트한다. 여분의 두 장치, 두 워드 라인 및 한 방향 라인은 어레이 외부에 있는 임의 입력 비트와 비교를 하기위해 비트 라인과 직교인 어레이와 교차하여 슬라이스를 검사하기 위한 것이다. 따라서, 단일 방향 라인으로 두 장치 모두를 게이팅하는 셀 각각에 대해 적합한 워드 라인이 존재한다. 상기 특허에서 기술된 판독 및 기록 동작은 경로를 통해 제공된 방향 능력만을 갖는 일차원 경로를 통해서만 실행될 수 있다.

딜씨 및 그외 공동인에게 허여된 미국 특허 제 4,541,075호에서는 어레이 외부에 있는 행 버퍼 레지스터를 이용하여 전체 행을 비동기식으로 판독 또는 기록할 수 있는 표준 DRAM 어레이에서 제2포트를 갖는 것을 특징으로 한다. 비록 두 출력 포트가 제공되었더라도, 제2포트상의 데이터는 제1포트상의 데이터와 동일한 차원으로부터 나온다.

배쳐씨에게 허여된 특허 제 3,800,289호에서는 어드레스 레벨 조작으로 달성된 다차원 억세스 능력의 특성을 기술하고 있다. 메모리 어레이는 단일 어드레스 선택 입력 및 단일 출력 경로를 갖는다. 상기 특허에서는 셀/어레이 레벨로 수행된 직교 어드레스 능력에 대해서는 기술되어 있지 않다.

상술된 모든 기술은 무작위 데이터에 2차원 이상으로 동일하게 신속한 억세스를 단일 종료된 판독에 제공 할 수 있는 메모리 시스템에 대해서는 기술되어 있지 않다.

그러므로 본 발명의 목적은 셀 어레이에서 적어도 2차원으로 비트 기억 셀 또는 한 그룹의 비트 기억 셀(데이타 단위)의 단일 종료된 판독을 제공하는데 있다.

본 발명의 다른 목적은 차원, 비트에 대해 단지 한 워드 라인, 한 비트 라인 및 한 억세스 장치만을 이용하여 다차원으로 상기 단일 종료된 판독을 제공하는데 있다.

본 발명의 다른 목적은 일차원 이상으로 데이터 단위에 동일하게 신속한 억세스를 제공하는데 있다.

본 발명의 또다른 목적은 단지 차원 어드레스의 변경만으로 데이터 유니트의 전위를 제공하는데 있다.

본 발명의 또다른 목적은 한 TMA 장치에서 다수의 셀 어레이를 집적함으로써 부가 데이터 경로의 가요성을 제공하는데 있다.

본 발명의 또다른 목적은 최소의 사이클 시간 패널티로 단지 한 데이터 방향으로 데이터 단위 또는 데이터 단위군(데이타 블록)을 기록하는 방법을 제공하는데 있다.

따라서, 본 발명은 메모리 억세스 시스템에 호환식 메모리 구조 장치를 제공한다. 이 장치는 n행 및 m열을 갖는 비트 기억 셀의 매트릭스 어레이를 구비한다. 차원 I 워드 라인은 또한 기억 셀의 대응하는 행에 연결된 차원 I 워드 라인에서 어레이의 비트 기억 셀의 행을 억세싱하도록 제공된다. 차원 II 워드 라인은어레이에서 기억 셀의 열중 대응하는 열에 연결된 차원 II 워드 라인 각각에서 어레이의 기억 셀의 열을 억세스하는데 사용된다. 차원 I 워드 라인은 차원 II 워드 라인과 직교하며 어레이의 기억 셀 각각의 차원 I워드 라인의 대응하는 라인 및 차원 II라인중 대응하는 라인에 연결된다. 또한, 차원 II비트 라인은 매트릭스 어레이의 대응하는 행에서 비트 기억 셀의 상태를 검출하는데 사용된다. 차원 II 비트 라인 각각은 어레이에서 셀의 행중 대응하는 라인에 연결된다. 차원 I 비트 라인은 또한 어레이의 대응하는 열의 셀의 상태를 검출하는데 사용된다. 차원 I 비트 라인 각각은 어레이의 열중 대응하는 열에 연결된다. 차원 I비트 라인은 차원 II 비트 라인과 수직이며, 어레이의 비트 기억 셀 각각은 차원 II 비트 라인중 대응하는 라인에, 차원 I 비트 라인중 대응하는 라인에 연결된다. 기억 셀중 선택된 셀의 상태는, 셀에 연결된 차원 I 워드 라인중 한 라인이나 또는 셀에 연결된 차원 II 워드 라인중 한 라인에서 선택된 셀을 억세스하며, 선택된 셀에 연결된 차원 II 비트 라인 또는 셀에 연결된 차원 I 비트 라인의 전압을 판독하여 선택된 셀의 상태를 검출함으로써 두 직교 방향중 어느 방향에서도 검출될 수 있다. 어레이의 셀 각각은 단지 단일 차원 I 워드 라인, 단일 차원 II 워드 라인, 단일 차원 I 비트 라인 및 단일 차원 II 비트 라인에 접속된다. 다수의 비트 라인은 2차원 또는 1차원으로 선택되어 두 데이터 방향 또는 한 방향으로 한 워드 라인을 따라 다중 셀로부터 데이터 단위를 제공한다.

또한 본 발명은 하나 이상의 데이터 단위가 동시에 장치로부터 판독될 수 있으며 하나 이상의 데이터 단위가 동시에 장치에 기록될 수 있는 상호 직교 방향으로 데이터를 억세싱함으로써 장치에 기억된 데이터를 판독하기 위한 다중 교차식 메모리 구조 장치를 제공한다. 상기 장치는 N행 및 M열을 갖는 TMA 셀 어레이의 매트릭스를 구비한다. i번째 어레이는 비트 기억 셀의 nixmi 어레이를 갖는다. TMA 셀 어레이 각각은 관련된 차원 I 워드 라인 디코더, 차원 II 워드 라인 디코더, 차원 II 비트 라인 디코더 및 차원 I비트 라인 디코더를 갖는다. i번째 차원 I 워드 라인 디코더는 ni 차원 I 워드 라인에 연결된다. 차원 I 워드 라인 각각은 TMA 셀 어레이중 대응하는 것의 비트 기억 셀의 대응하는 행을 억세스하는데 사용된다. i번째 차원 II 워드 라인 디코더는 mi 차원 II 워드 라인에 연결되며, 차원 II 워드 라인 각각은 TMA 셀 어레이의 대응하는 어레이의 비트 기억 셀의 대응열을 억세스하는데 사용된다. i번째 차원 I(차원 II) 워드 라인 디코더는 ni 차원 I(mi 차원 II)워드 라인중 선택된 것에 고전압 또는 저전압을 공급함으로써 상기 행의 셀을 억세스하는데 사용된다. 각각의 i번째 차원 II 비트 라인 디코더는 ni 차원 II 비트 라임에 연결되며, 각각의 차원 II 비트 라인은 TMA 셀 어레이중 대응하는 것의 셀의 대응행에서 제1비트 기억 셀의 상태를 검출 또는 설정하는데 사용된다. 상기 제2셀은 제2셀이 위치되는 행에 대응하는 차원 I 워드 라인으로 억세스되어진 셀일 수 있다. i번째 차원 I 비트 라인 디코더 각각은 mi 차원 I 비트 라인에 연결되며, 대응열에서 제2비트기억 셀의 상태를 검출 또는 설정하는데 사용된다. 상기 제2셀은 제2비트 라인 디코더는 또한 mi 차원 I(ni 차원 II)비트 라인의 셋트중 서브셋트를 선택하는데 사용된다.

제1도에서는 n행 및 m열의 어레이를 갖는 비트 기억 셀의 매트릭스 어레이를 도시한다. 제1도에서 n=m=6이지만, 임의로 적합한 정수일 수 있으며 n이 m와 동일할 필요는 없다. 비트 기억 셀(20) 각각은 워드 라인쌍 및 비트 라인쌍에 연결된다. 각각의 워드 라인쌍은 차원 I 워드 라인(WLI) 및 차원 II 워드 라인(WLII)으로 구성되며 차원 I 워드 라인은 차원 II 워드 라인과 직교이다. 비트 기억 셀(20) 각각은 또한 비트 라인쌍에도 연결된다. 비트 라인쌍 각각은 차원 II 비트 라인(BLII) 및 차원 I 비트 라인(BLII)로 구성되며 차원 I 비트 라인은 차원 II 워드 라인과 직교이다. 각각의 차원 I 워드 라인은 어레이의 비트 기억 셀에서 대응하는 행에 연결된다. 각각의 차원I 워드 라인은 어레이의 비트 기억 셀에서 대응하는 열을 억세싱하는데 사용된다. 동일하게, 각각의 차원 I 워드 라인은 어레이의 비트 기억 셀에서 대응하는 열에 연결되어 어레이의 비트 기억 셀에서 대응하는 열 및 억세스하는데 사용된다. 반면에 비트 라인은 어레이에서 대응하는 비트 기억 셀의 상태를 검출하는데 사용된다. 비트 라인(차원 I 또는 II)은 또한 대응하는 워드 라인(차원 I 또는 II)으로 억세스된 셀의 상태로 기록하는데 사용된다. 차원 I 워드 라인에 대해서, 차원 II 비트 라인은 어레이에서 비트 기억 셀의 행중 대응하는 것에 연결된다. 또한, 각각의 차원 I 비트 라인은 어레에시어 비트 기억 셀의 열중 대응하는 열에 연결된다. 또한 제1도에서 수평 또는 차원 I 데이터 방향으로 연장하는 6개 차원 II 워드 라인 WLII-1 내지 WLII-6이 도시된다. 수직 방향인 차원 II 데이다 방향이 도시된다. 각각의 차원에 대응하는 비트 라인이 또한 제1도에서 도시된다. 방향인 차원 II 데이터 방향이 도시된다. 각각의 차원에 대응하는 비트 라인이 또한 제 1도에서 도시된다. 즉 BLI-1 내지 BLI-6이 수직 방향으로, BILL-1 내지 BLII-6이 수평 방향으로 연장된다.

제2도에서는 본 발명의 적합한 실시예에서 사용된 비트 기억 셀(20)이 도시된다. 비트 기억 셀(또한 TMA 셀로서 공지됨)은 장치 T1,T2,T3 및 T4를 갖는 CMOS 랫치(25)를 포함한다. 기억 셀은 또한 두 NMOS 억세스 장치 TA1 및 TA2를 갖는다. 그러나, 억세스 장치는 또한 PMOS 장치일 수 있으며, 랫치는 동적 기억 또한 저항성 부하를 갖는 PMOS 랫치 또는 NMOS 랫치일 수 있다. 제2도에서는 또한 억세스 장치 TA1 및 TA2각각에 연결된 차원 I 및 II 비트 라인이 도시된다. 보다 상술하자면, 실시예로서, 차원 I 워드 라인 WLI-1 및 차원 II 워드 라인 WLII-3이 도시된다. 또한 TA1 및 TA2 각각에 연결된 차원 I 및 II 비트 라인이 도시된다. 다른 실시예로서, 차원 I 비트 라인 BLI-1 및 차원 II 비트 라인 BLII-3이 도시된다. 상기 워드 라인 및 비트 라인은 제1도에서 도시된 비트 기억 셀의 매트릭스 어레이의 제1행 및 제3열의 비트 기억 셀에 대응한다.

판독 및 기록할 목적으로, 워드 라인 및 비트 라인 용어는 종래의 의미로 쓰여진다. 워드 라인이 선택될 때, 셀의 상태는 비트 라인으로 판독 출력되거나, 또는 비트 라인의 상태는 셀로 기록된다. 예를들어, 차원 I 워드 라인이 선택되면 노드 1의 상태는 차원 I 비트 라인의 전압 레벨을 변조할 수 있다. 동일 셀 또는 다른 셀의 차원 II 워드 라인이 동시에 선택될 수 있어 노드 2의 상태가 차원 II 비트 라인의 전압 레벨을 변조시킨다. 임의 할 셀을 기록하기 위해서는, 두 워드 라인 및 두 비트 라인이 동시에 또는 순차로 구동되어야만 한다. 비트 기억 셀의 판독을 위한 단일 종료된 처리 및 기록을 위한 이중 종료된 처리가 이하에서 기술된다.

종래의 RAM에 있어서, 동일 워드 라인에 관련된 여러 셀(데이터 단위)의 상태는 여러 비트 라인을 선택함으로써 동시에 판독될 수 있다. 대부분의 출원에 있어서, 다비트 데이터 단위로 제공된 보다 높은 대역폭이 적합한 실시예이다. TMA 장치에서 일차원 또는 이차원으로부터 나온 데이터 단위가 한 사이클 동안 억세스될 수 있다. TMA 셀에서 데이터 단위를 판독하기 위한 사이클 시간은 종래의 RAM의 사이클 시간과 거의 동일하다. 또한, TMA 셀 어레이는 이차원 억세스 능력을 거의 제공하지 못하고 있다면 종래의 셀에 비해 증가된 영역을 제공한다.

교차식 메모리 구조(TMA) 또는 다중 교차식 메모리 구조(MTMA) 장치의 적합한 실시예가 표시된 입력 및 출력 포트를 갖고 제3도에서 도시된다. 판독될 데이터 단위는 포트(38)를 통해 출력되며 기록될 데이터 유니트는 포트(37)를 통해 입력된다. 데이터 단위는 종래 방법으로 칩 선택(39) 및 기록 인에이블(34) 입력의 제어하에서 포트 (31 및 33)를 통해 워드 및 비트 어드레싱에 의해 TMA 어레이에서 선택된다. 종래의 메모리 구조와 반대로, 부가 어드레스-“차원 어드레스”-(입력 포트(35)를 통해 수신됨)는 데이터 단위가 선택되어지는 차원이나 또는 가능하게는 데이터 단위가 기록되어지는 차원을 한정한다. 제4도에서는 워드 및 비트 어드레스가 고정되는 동안 차원 비트를 스위칭하여 발생하는 데이터 단위의 자리바꿈을 도시한다. 예를들어, 특정 어드레스에 “1”차원 비트 상태를 플러스하여 제4도의 데이터 블록의 제3행에서 판독되는 차원 I의 제3데이터 단위(42)가 생성된다고 가정을 하자. 그러면 워드 또는 비트 어드레스를 변화시키지 않고도 차원 II의 제3데이터 단위(43)가 생성된다. 종래의 메모리 구조의 경우에 있어서 동일한 자리바꿈을 달성하기 위해서는 다수의 사이클의 TMA 장치를 필요로 하는데, 통상 필요로 되는 사이클의 수는 데이터 단위의 폭과 동일하다(제4도에서는 8개).

다중 TMA 장치에 대한 보다 상세화된 블록선도를 제5도에서 도시한다(대시선으로 도시된). 기본적인 단일 배역 TMA 장치(30A)는 TMA 셀의 배역(제1 및 2도), 각각의 차원에 대한 워드 및 비트 디코더(52,54,56,58), 어드레스 포트용 입력 회로(51,53 및 55) 및 칩 선택 포트(39)용 입력 회로(59), 포트(37 및 38)용 데이터 입력 회로(57I) 및 출력 포트(38) 구동용 출력 회로(570)로 구성된다. 제3도 및 5도를 살펴보면, 입력 회로(51,53,55,57I 및 59)는 관련된 입력 포트 및 구동 버스의 상태를 검출하여 제5에서 표시된 바와같이 MTMA 장치내에서 신호를 분배한다. 보다 상술하자면, 입력 회로(51)는 입력 포트(31)의 어드레스 비트 상태를 검출하여 대응하는 워드 라인 디코더(52 및 53)로 어드레스 비트를 구동시킨다. 또한, 입력 회로(53)는 입력 포트(33)에서의 비트 어드레스 상태를 검출하여 차원 I 비트 라인 디코더(58) 및 차원 II 비트 라인 디코더(56)로 어드레스 입력을 구동시킨다. 입력 회로(55)는 입력 포트(35)에서의 차원 비트 상태를 검출하여 증폭하며, 회로(35)의 출력은 대응하는 차원 I 또는 차원 II 디코더를 인에이블 시킨다. 데이터 출력 회로(570)는 대응하는 비트 라인 디코더로부터 이것의 입력으로 전달된 데이터 상태를 증폭하여 대응하는 데이터 출력 포트(38)를 구동시킨다. 또한 제3 및 5도에서는 칩 선택 입력 포트(39)가 도시된다. 입력 회로(59)는 포트(39)의 상태를 검출하여, 주변 회로 모두 대기 또는 사전 충전 상태에서 활성 상태로 진행시키는 클럭 신호를 구동시키므로 데이터가 판독 또는 기록된다. 제3 및 5도에서는 또한 데이터 입력 상태가 기록시에는 비트 라인을 통해 선택된 셀로 되며, 셀의 상태가 판독시에는 비트 라인을 통해 검출될 수 있도록 데이터 입력 회로를 제어하는데 사용된 기록 인에이블 입력 포트(34)를 도시한다. 상기 기능을 수행하기 위해 표준 RMA 주변 회로 및 논리를 사용할 수 있으므로, 더 이상은 상세히 기술 및 도시되지 않는다.

제5도에 있어서 어드레스 입력 회로, 디코더 및 어레이를 상호 접속하는 라인은 도일 워드 및 비트 어드레스가 각 차원에서 사용되는 것은 표시한다. 차원 비트는 판독 및 증폭되어 비트 디코더 및 출력 회로를 통해 장치 출력에 버스되거나, 데이터 입력 회로의 제어하에서(기록 인에이블 입력을 포함하여) 기록될 수 있는 차원을 선택적으로 인에이블하는데 사용된다. 차원 어드레스 입력은 어느 비트 디코더 차원 출력이 데이터 입력 회로에 연결되는가를 선택하는 데만 필요하다. 이러한 선택은 중요한 경로에서 늦게 발생되므로, 판독 억세스 시간에 거의 영향을 주지 않는다. 그러나, 또한 워드 디코더 및 비트 디코더의 감지 회로를 선택적으로 인에이블링함으로써 전력 및 di/dt(전류의 변화 속도)가 감소된다. 비트 디코더 출력은 간단히 도트 OR될 수 있다.

다중 교차식 메모리 장치(MTMA)로서 참조된 TMA 장치의 다중 어레이 변형(30)을 제5도에서 도시한다. 데이터 경로를 자유롭게 변형하고 속도에 적합한 것이 다중 어레이 설계이다. 그러나, 만일 전력 및 면적이 보다 중요하다면 단일 어레이 변형에 적합하다. 다중 어레이 경우에 있어서, 주변 회로의 면적은 제5도에서 도시된 바와같이 인접할 어레이 경계를 지나 얼마간의 디코더 및 입력 회로를 공유함으로써 최소로 될 수 있다.

(제5도에서 도시되) TMA 셀 어레이의 매트릭스는 두(N)행 및 두(M)열을 갖는다. i번째 셀 어레이 각각은 ni행 및 mi열을 갖는다. I번째 셀 어레이 각각은 ni행 및 mi열을 갖는 비트 기억 셀 어레이를 갖는다. 제5도에서 도시된 경우에 있어서, i는 정수 1≤i≤M×N이며 i는 특정 어레이를 표시한다. ni 및 mi는 i번째 어레이에서 행 및 열 각각의 수를 표시한다. TMA 셀 어레이(50)는 관련된 한쌍의 워드 라인 디코더, 차원 I 워드 라인 디코더(52) 및 차원 II 워드 라인 디코더는 ni 차원 I 워드 라인에 접속된 차원 I 워드 라인 디코더 및 mi 워드 라인에 접속된 차원 II 워드 라인 디코더를 갖는 i번째 셀 어레이에 관련된다. i번째 차원 I 워드 라인 디코더는 ni 차원 I 워드 라인의 셋트에서 차원 I 워드 라인을 선택하여 선택된 차원 I 워드 라인에 고전압 또는 저전압을 제공한다. 상기 선택된 차원 I 워드 라인은 i번째 i번째 TMA 셀 어레이에서 비트 기억 셀의 대응하는 행을 억세스한다. 동일한 방법으로 i번째 차원 II 워드 라인 디코더는 mi 차원 II 워드 라인 셋트에서 하나를 선택하여 선택된 차원 II 워드 라인에 고접압 또는 저전압을 제공하는데 사용된다. TMA 셀 어레이(50)는 또한 한쌍의 비트 라인 디코더, 차원 II 비트 라인 디코더(56) 및 차원 I 비트 라인 디코더(58)를 갖는다. i번째 차원 I 또는 차원 II 비트 라인 디코더는 mi 비트 라인에 접속된 차원 I 비트 라인 디코더 및 ni 비트 라인에 접속된 차원 II 비트 라인 디코더를 갖는 i번째 셀 어레이에 관련된다. i번째 차원 I 비트 라인 디코더는 mi 차원 I 비트 라인중 하나를 선택하는데 사용되며, 선택된 차원 I 비트 라인은 i번째 TMA 셀 어레이에서 셀의 대응하는 열에서의 기억 셀의 상태를 검출 또는 설정하는데 사용된다. 상기에서, 상태가 검출 또는 설정된 홀성 셀 또는 셀 그룹은 행 또는 열에서의 어느 셀이 대응하는 차원 I 또는 II 워드 라인으로 억세스되는가에 달려있다. 셀의 상태를 검출하는 것은 셀을 폰독하는 것과 상응하며, 한편 셀의 상태를 설정하는 것은 셀에 비트를 기록하는 것과 상응한다.

제5도에서는 차원 II 워드 및 비트 디코더(54 및56)에 대하여 차원 I 워드 및 비트 디코더(52 및 58)의 직교 배치를 도시한다. 그러나, 다른 응용에도 보다 적합할 수 있는 다른 실시예가 있다. 제3 및 5도의 블록선도에서는 데이터 입력 포트(37) 및 데이터 출력 포트(38)를 갖는 적합한 실시예를 도시한다. 다른 실시예에서는 데이터 출력 및 데이터 입력이 각 차원에 대해 분리되어 있는데, 이것은 두 차원으로부터 어레이를 동시에 판독 또는 기록 가능하기 때문이다. 제어 입력에서의 변형과 같은 본 기술에서 공지된 다른 RAM 특정 응용을 위한 TMA 장치 설계에 적용될 수 있다.

MTMA 장치의 교체 실시예에서는 다중 어레이를 이용하여 2차원 이상으로 신속한 데이터 억세싱을 제공한다. 어레이 각각에 전용된 디코더와 함게 전용 데이타 입력 버스는 다른 어레이에 기록된 동일 데이터에 상관하여 한 어레이에 기록된 데이터 시프팅을 제공할 수 있다. 만일 n어레이가 이용되면, TMA 어레이를 통한 판독 억세스는 2n 차원으로 2n 데이터 다위중 하나 또는 모두를 동시에 제공할 수 있다.

[판독 동작]

각 차원에 제공된 독립 선택, 셀 억세스, 감지 수단으로 인해, 임의 한 데이터 단위가 한 차원으로 판독되는 동안 임의 한 데이터 단위는 다름 차원으로 판독될 수 있다. 셀은 억세스 장치 TA1 또는 TA2 중 어느 하나가 턴온될때 억세스한다. 2차원으로 판독하기 위하여, 단일 종료 판독 처리가 다음과 같이 이용된다. 즉

1. 대기시에, 모든 워드 라인은 로우이며, 모든 비트 라인은 하이(“하이”는 적용의 상세에 따라 VDD 이하로 될 수 있다)이다.

2. 판독 억세스전에, 비트 라인의 구동 수단은 셀제로 상태로 제공될 수 있는 것보다 휠씬 더 높은 임피던스를 갖도록 스위치된다. 예를들어, 비트 라인 구동이 턴 오프되고, 대용량 비트 라인이 플로팅 상태이거나, 또는 경부하 장치는 턴온되어 제로 상태가 판독되는 경우에 비트 라인 스윙을 제한시킨다.

3. 어레이 외부의 워드 라인 디코더 차원 I 또는 II 수단으로 선택된 워드 라인은 고전압으로 구동되어, 관련된 억세스 장치를 턴온시킨다. 즉, 고전압은 워드 라인 디코더로 선택된 워드 라인에 공급된다.

4. 비트 라인은 기억 랫지의 상태에 따라 변화하지 않거나(1상태) 또는 접지(0상태)로 방전된다. 비트 라인 상태가 1상태 또는 0상태로 해석되든지간에 판독 되어지는 차원에 따른다. 차원 I에 대한 실시예로서 즉

a. 1상태는 오프되는 랫치 장치 T1 및 변화되지 않는 비트 라인 전압에 대응한다.

b. 0상태는 온되어지는 랫치 장치 T1 및 풀드 로우되는 비트 라인 전압에 대응한다.

차원 I에 비하여 차원 II에 대한 실시예로서 즉

a. 1상태는 온되어지는 랫치 장치 T2 및 풀드 로우되는 비트 라인에 대응한다.

b. 0상태는 오프되어지는 랫치 장치 T2 및 변화되지 않는 비트 라인 전압에 대응한다.

5. 비트 라인 디코더(차원 I 또는 II)는 기준 전압과 비교하여 선택된 비트 라인 상태(또는 비트 라인 상태 그룹)를 증폭하여 적절한 비트 상태를 데이터 출력 핀으로 게이트하는 비트 라인 감지 및 디코드 수단을 갖는다. 디코더는 또한 상술한 바와같이 어느 비트 라인이 판독되어지는가를 선택하도록 작용한다.

기준 전압은 여러 방법으로 유출될 수 있는데, 가장 간단한 방법은 임계치를 비트 라인 고전압 이하로 강하시키는 것이다. 기준 전압 발생기 및 감지 증폭기의 상세한 설계는 본원에서 기술할만한 가치가 있는 한 응용의 상세에 종속한다. 표준 MOS SRAM 및 DRAM 회로 기술은 (다른 어레이 선택 및 감지 수단을 갖는 경우일 때) 쉽사리 사용될 수 있다. 그러나, DRAM 경우에 있어서는 상기 경우에서만큼 중요하지 않은데, 이것은 TMA 셀이 DRAM 전하 이동 판독 출력에 의해 제공된 적은 비트 라인 전압량 대신에 연속 판독 출력 전류를 공급하기 때문이다.

[기록 동작]

임의 정적 RAM 셀에 잇어서, 랫치된 기억 수단의 상태를 절환하려면 하이 기억 노드를 풀다운하는 것이 필요하다. 랫치는 안정한 판독을 제공하기 위해 랫치 장치(T1 또는 T2)보다 적은 전류 전달 능력을 갖도록 설계되어져야만 하기 때문에 억세스 장치(제1도의 TA1 또는 TA2)를 통해 로우 노드를 풀업함으로써는 절환될 수 없다. 따라서, TMA 셀에서는 비록 두 워드 라인이 동시에 선택될 필요가 없다고 하더라도, 상기 셀의 기록을 보증하기 위해서는 임의 한 셀에 대해 두 워드 라인이 선택되어져야만 한다. 또한, 종래의 정적 RAM에 있어서와 같이, 안정한 기록을 하려면 엑세스 장치(TA1 또는 TA2) 크기가 부하 장치(T3 또는 T4)보다 낮은 온 저항을 갖도록 설계되어 내부 셀 노드(노드 1 또는 2)가 강제로 로우로 되는 것은 필요하다.

한 TMA 셀을 기록하는 것은 직선이며 상기 방법과 일치한다. 2차원의 워드 라인은 하이로 되며 각 차원의 비트 라인은 기록되는 상태에 따라 고전압 또는 저전압으로 보유된다. 기록되지 않는 것으로 여겨지는 셀의 방해를 방지하기 위해서는, 한번에 단지 한 셀만을 2차원으로 동시에 기록할 수 있다. 따라서, 종래 방법으로 1비트보다 큰 데이터 단위를 기록하기 위해서는 다수의 사이클이 필요로 된다. 예를들어, 8비트 길이의 데이터 단위를 기록하려면 기록되는 데이터 방향으로의 차원에서 한 워드 라인 사이클을 필요로 하지만, 다른 차원에서는 8워드 라인에대해서 8사이클을 필요로 한다. 만일 데이터 입력 포트가 각 차원에서 유용하다면, 8×8 비트 데이터 블록(종래의 1차원 RAM에 상기 데이터 블록을 기록하는데 필요로된 사이클의 수와 동일함)를 기록하는데 동일한 8개 사이클이 사용될 수 있다. 그러나, 제3도의 적합한 실시예에의 경우에서와 같이 데이터가 단지 1차원으로만 공급되면 다른 차원으로 데이터를 기억하기 위해서는 어레이 외부 랫치 및 여분의 사이클이 필요하다. 이러한 경우에 있어서, n×n 데이터 블록을 기록하는데 필요한 사이클의수는 2n-1이며, 8×8비트 데이터 블록의 예에서는 15개이다.

그러나, 새로운 기록 방법을 사용하면, 적합한 실시예에 있어서, 데이터 단위를 구성하는 비트수와는 무관하게 한 사이클에는 하나의 데이터 단위를, X 사이클에는 X 데이터 단위를 기록할 수 있다. 따라서, 이러한 모드는 TMA 장치의 적합한 실시예에서의 기록 시간을 종래의 RMA에서와 같은 동일한 기록 시간이 되도록 허용한다. 적합한 실시예의 중요한 특징은 단일 데이터 입력 포트(즉, 단지 1차원의 데이터) 및 되도록 허용한다. 적합한 실시예의 중요한 특징은 단일 데이터 입력 포트(즉, 단지 1차원의 데이터) 및 CMOS TMA 셀(또는 사이클 시간 요건에 대응하기 위해 충분히 강한 풀업 장치를 갖는 셀의 다른 변형)이다. 간략하면, 데이터 입력이 공급되지 않는 차원으로 억세스된 측에서 모든 내부 노드를 토출시킴으로써 기록되는 데이터 단위를 사전 설정하는 것이다. 사전 설정된 블록에서의 각각의 데이터 단위는 데이터 입력의 상태에 따라 각 데이터 단위에 대해 한 사이클로 기록된다.

제1 및 6도를 참조하면 데이터 단위가 2비트라고 가정을 한다(2비트는 단지 기술의 편의상 사용된 것이며, 실제 응용에 있어서는 휠씬 더 많은 데이터 단위가 적합하다). 또한 이러한 기록을 하기 위하여 워드, 비트 및 차원 어드레스가 WLI-1 및 BLI-1을 선택한다고 가정을 한다. 즉, 제1도의 제1행에서의 제1의 두 셀은 차원 I 데이터 방향을 통해 기록되는 것이다. 또한 기록 인에이블 입력 제어 비트는 순차의 두워드가 기록되는 것을 표시한다고 가정을 한다. 사이클 시작시에 어레이를 사전 설정하기 위해, WLII-1 및 WLII-2는 BLII-1 및 BLII-2는 모두 로우로 유지되는 동안은 동시에 펄스된다. 이것은 선택된 데이터 블록에서 4개의 모든 셀을 선정하여 차원 I 데이터 방향(노드 1)으로 억세스되어지는 측상에서 고전압을 갖는다. 사전 설정 동작중에, 비선택된 비트 라인은 모두 하이로 유지되어, 선택된 워드 라인에 의해 다른 셀의 방해를 방지한다. 다음에, 데이터 입력이 1 또는 0인 것에 따라 WLI-1은 BLI-1이 하이 또는 로우로 유지되는 동안은 하이로 펄스된다. 제2사이클에서 WLI-2는 데이터 입력 1 또는 0인 것에 따라 필요로 하지 않으며, 기록 인에이블 제어 또는 하드 와이어된 명세서가 적합한 실시예인 데이터 블록의 깊이를 한정하는데 유용하다고 가정을 한다. 상기 펄스 순서를 제6도의 파형에서 도시한다.

사전 설정 시간은 데이터 블록에 기록된 제1데이타 단위에 대한 기록 사이클 시간을 연장할 수 있다. 그러나, 데이터 입력 상태를 감지하고 기록되어지는 데이터 방향으로 데이터 입력 버스를 구동시키는데 필요한 시간과 중첩될 수 있다. 또한 기로되어지는 데이터 방향으로 비트 라인을 사전 충전하는데 필요한 시간과도 중첩될 수 있다. 사전 설정용 워드 라인 펄스는, 두 워드 라인의 비중첩 시간이 내부 셀 노드가 기록된 셀 상태를 보유할 만큼 충분히 높게 충전될 수 있을 정도로 충분히 긴동안 기록용 워드 라인 펄스와 중첩할 수 있다. 이것은 제6도에서 도시된 경우이다.

TMA 셀의 CMOS 변형은 일반적 SRAM 시장에 적합한 형으로 된다는 이유로 인해 적합한 실시예이다.

TMA 셀의 CMOS 변형은 일반적 SRAM 시장에 적합한 형으로 된다는 이유로 인해 적합한 실시예이다. CMOS TMA 셀을 기록하는 새로운 모드는 기록 강도 응용에서 TMA에 제6도에서 도시된 경우이다.

TMA 셀의 CMOS 변형은 일반적 SRAM 시장에 적합한 형으로 된다는 이유로 인해 적합한 실시예이다. CMOS TMA 셀을 기록하는 새로운 모드는 기록 강도 응용에서 TMA에 제6도에 도시된 경우이다.

TMA 셀의 CMOS 변형은 일반적 SRAM 시장에 적합한 형으로 된다는 이유로 인해 적합한 실시예이다. CMOS TMA 셀을 기록하는 새로운 모드는 기록 강도 응용에서 TMA에 의해 제공된 장점을 상당히 향상 시킨다. 따라서, TMA 장치는 표준 1차원 RAM에 비해 판독 또는 기록 속도에서 패널티가 거의 없이 데이터의 차원 전위를 제공한다.

Claims

억세스 메모리 시스템의 교차식 구조 장치로서, a) n행 및 m열을 갖는 비트 기억 셀의 nm 매트릭스 어레이, b) 상기 어레이의 상기 셀의 상기 행을 억세싱하기 위한 다수의 차원 I 워드 라인, c) 상기 어레이의 상기 셀의 상기 열을 억세싱하기 위한 다수의 차원 II 워드 라인, d) 상기 어레이의 상기 행의 상기 셀 상태를 검출하기 위한 다수의 차원 II비트 라인 및, e) 상기 어레이의 상기 열의 상기 셀 상태를 검출하기 위한 다수의 차원 I비트 라인을 구비하며, 상기 차원 I 워드 라인 각각은 상기 셀의 상기 행중 대응하는 것에 연결되며, 상기 차원 I 워드 라인은 차원 II 워드 라인과 직교하며, 상기 셀 각각은 상기 차원 I 워드 라인중 대응하는 한 라인 및 차원 II 워드 라인중 대응하는 한 라인에만 연결되며, 상기 차원 II 비트 라인 각각은 상기 어레이의 상기 셀의 상기 열중 대응하는 것에 연결되며, 상기 차원 I 비트 라인은 상기 차원 II 비트 라인과 직교하며, 상기 셀 각각은 상기 차원 II 비트 라인중 대응하는 한 라인 및 차원 I 비트 라인중 대응하는 한 라인에만 연결되며, 상기 기억 셀중 선택된 셀의 상태는 상기 선택된 셀에 연결된 상기 차원 I 워드 라인중 한 라인 또는 상기 선택된 셀에 연결된 상기 차원 II 워드 라인중 한 라인으로 상기 선택된 셀을 억세싱하며, 상기 선택된 셀이 상기 선택된 셀에 연결된 상기 차원 II 워드 라인중 하나로 억세스되면 상기 선택된 셀에 연결된 상기 차원 II 비트 라인중 한 라인이나, 또는 상기 선택된 셀이 상기 선택된 세에 연결된 상기 차원 I 워드 라인중 한 라인으로 억세스되면 상기 선택된 셀에 연결된 상기 차원 I 비트 라인중 한 라인상의 전압을 판독하여 상기 선택된 셀의 상태를 검출함으로써 두 직교 방향중 어느 방향으로도 검출될수 있으며, 상기 선택된 셀의 상태는 두 방향 어느 한 방향으로 상기 선택된 셀을 억세싱하여 상기 두 방향 중 나머지 한 방향으로 상기 선택된 셀을 후속 억세싱함으로써 변화될 수 있으며, 상기 선택된 셀의 상태는 상기 비트 라인의 전압에 따라 변화되는 것을 특징으로 하는 교차식 메모리 구조 장치.
제1항에 있어서, 상기 셀 각각은 많아야 두 개의 억세스 장치와 하나의 랫치를 구비하며, 상기 억세스 방향 각각에 대하여 기껏해야 한 억세스 장치만이 제공되는 것을 특징으로 하는 교차식 메모리 구조 장치.
제2항에 있어서, 상기 억세스 장치 각각은 안정한 판독을 제공하기 위해서 상기 임의 플립플롭 장치보다 적은 전류 전달 능력을 갖는 것을 특징으로 하는 교차식 메모리 구조 장치.
제1항에 있어서, 상기 차원 비트로 표시된 차원에 대응하는 상기 워드 라인 디코더중 하나(차원 I 또는 II 워드 라인 디코더중 하나)를 인에이블시키도록 적어도 1차원 비트를 디코드하는 수단을 또한 구비하며, 상기 한 디코더는 상기 어드레스를 디코드하여 상기 차원 비트로 표시된 방향으로 상기 선택된 셀을 억세스하는 것을 특징으로 하는 교차식 메모리 구조 장치.
다중 교차식 메모리 구조 장치에 기억된 데이터를 포함하는 상기 장치의 선택된 비트 기억 셀을 상호 직교하는 두 방향중 어느 한 방향으로 억세싱함으로써 상기 장치에 기억된 데이터를 판독하며 1비트 이상이 동시에 상기 장치로부터 판독되며 1비트 이상이 동시에 상기 장치내로 기록하는 억세스 메모리 시스템의 다중 교차식 메모리 구조 장치로서, a) N행 및 M열을 갖는 TMA셀 어레이의 N×M 매트릭스, b) 다수의 차원 I 워드 라인 디코더, c) 다수의 차원 II 워드 라인 디코더, d) 다수의 차원 II 비트 라인 디코더, e) 다수의 차원 I 비트 라인 디코더, f) 다수의 차원 I 워드 라인, g) 다수의 차원 II 워드 라인, h)다수의 차원 II 비트 라인, i) 다수의 차원 I 비트 라인을 구비하며, 상기 어레이의 i번째 어레이는 ni×mi비트 기억 셀 어레이이며, 상기 TMA 셀 어레이 각각은 상기 차원 I 워드 라인 디코더중 관련된 디코더를 가지며, 상기 TMA셀 어레이 각각은 상기 차원 I 비트 라인 디코더중 관련된 디코더를 가지며, 상기 TMA 셀 어레이 각각은 차원 II 워드 라인 디코더중 관련된 디코더를 가지며, 상기 TMA 셀 어레이 각각은 상기 차원 II 비트 라인 디코더중 관련된 디코더를 가지며, 상기 TMA 셀 어레이 각각은 상기 차원 I 비트 라인 디코더중 관련된 디코더를 가지며, 상기 차원 I 워드 라인 디코더의 i번째는 mi차원 I 워드 라인 셋트중 선택된 것에 고전압 또는 저전압을 인가하는데 사용되며, 상기 차원 I 워드 라인 각각은(고전압 또는 저전압이 인가되는가에 따라) 상기 TMA 셀 어레이중 대응하는 어레이에서 상기 비트 기억 셀의 대응행을 억세스하는데 사용되며, 상기 차원 II 워드 라인 디코더중 i번째는 상기 차원 II 워드 라인의 mi 셋트중 선택된 것에 고전압 또는 저전압을 인가하는데 사용되며, 상기 차원 II 워드 라인 각각은(고전압 또는 저전압이 인가되는가에 따라) 상기 TMA 셀 어레이중 대응하는 어레이에서 상기 비트 기억 셀의 대응열을 억세스하는데 사용되며, 상기 차원 II 비트 라인 디코더의 i번째는 상기 차원 II비트 라인의 ni셋트중 서브셋트를 선택하는데 사용되며, 상기 서브셋트의 상기 차원 II 비트 라인 각각은 상기 TMA 셀 어레이의 상기 i번째에서 상기 셀의 대응행의 상기 비트 기억 셀중 제1셀의 상태를 검출 또는 설정하는데 사용되며, 상기 제1셀은 상기 제1셀이 위치되어지는 열에 대응하는 차원 II 워드 라인으로 억세스되어진 셀이며, 상기 차원 I 비트 라인 디코더의 i번째는 상기 차원 I 비트 라인의 mi셋트중 서브셋트를 선택하는데 사용되며, 상기 서브셋트의 상기 차원 I 비트 라인 각각의 상기 TMA 셀 어레이의 상기 I번째에서 상기 셀의 대응하는 열의 상기 비트 기억 셀중 제2셀의 상태를 검출 또는 설정하는데 사용되며, 상기 제2셀이 위치되어지는 행에 대응하는(상가 차원 I 워드 라인의) 차원 I 워드 라인으로 억세스되어진 셀이며, 상기 어레이 각각으로부터 상기 셀중 적어도 하나 이상은 상기 i번째 어레이에 대한 단계(h) 및(i)에서 기술된 방법과 동일한 방법으로 동시에 억세스될 수 있는 것을 특징으로 하는 다중 교차식 메모리 구조 장치.
제5항에 있어서, 차원 비트로 표시된 데이터 차원엥 대응하는 워드 및 비트 라인 디코더를 인에이블하기 위해 차원 비트를 디코딩하는 수단을 또한 구비하며, 상기 워드 및 비트 라인 디코더는 상기 차원 비트가 차원 I 데이터 방향 또는 차원 II 데이터 방향을 표시하는가에 따라 상기 차원 I 워드 라인 디코더 및 상기 차원 I 비트 라인 디코더이거나, 또는 상기 차원 II 워드 라인 디코더 및 상기 차원 II 비트 라인 디코더인 것을 특징으로 하는 다중 교차식 메모리 구조 장치.
다중 교차식 메모리 구조(MTMA) 장치에 기억된 다수의 직교 방향중 한 방향으로 연장할 수 있는 데이터 단위를 판독 또는 기록하기 위한 억세스 메모리 시스템의 다중 교차식 메모리 구조 장치로서, a) N행 및 M열을 갖는 TMA 셀 어레이의 N×M매트릭스, b) 다수의 차원 I 워드 라인 디코더, c) 다수의 차원 II 워드 라인 디코더, d) 다수의 차원 II 비트 라인 디코더, e) 다수의 차원 I 비트 라인 디코더, f) 다수의 차원 I 워드 라인, g) 다수의 차원 II 워드 라인, h) 다수의 차원 II 비트 라인, i) 다수의 차원 I 비트 라인, j) 차원 비트로 표시된 데이터 차원에 대응하는 워드 및 비트 라인 디코더를 인에이블하도록 차원 비트를 디코딩하기 위한 수단을 구비하며, 상기 어레이중 i번째는 ni×mi 비트 기억 셀 어레이이며, 상기 TMA 셀 어레이 각각은 상기 차원 I 워드 라인 디코더중 연관된 디코더를 가지며, 상기 TMA 셀 어레이 각각은 차원 II 워드 라인 디코더중 관련된 디코더를 가지며, 상기 TMA 셀 어레이 각각은 상기 차원 I 비트 라인 디코더중 관련된 디코더를 가지며, 상기 차원 I 워드 라인 디코더의 i번째는 상기 차원 I 워드 라인의 ni 셋트중 선택된 것에 고전압 또는 저전압을 인가하는데 사용되며, 상기 차원 I 워드 라인 각각은 상기 TMA 셀 어레이중 대응하는 어레이의 상기 비트 기억 셀의 대응행을 억세스하는데 사용되며, 상기 차원 II 워드 라인 디코더의 i번째는 상기 차원 II 워드 라인의 mi 셋트중 선택된 것에 고접압 또는 저전압을 인가하는데 사용되며, 상기 차원 II 워드 라인 각각은 상기 TMA 셀 어레이에서 대응하는 어레이의 상기 비트 기억 셀의 대응열을 억세스하는데 사용되며, 상기 차원 II 비트 라인 디코더의 i번째 각각은 상기 차원 II 비트 라인의 ni 셋트중 제1서브셋트를 선택하는데 사용되며, 상기 제1서브셋트의 상기 차원 II 비트 라인 각각은 상기 TMA 셀 어레이의 상기 i번째에서 상기 셀의 대응행의 상기 비트 기억 셀의 상태를 검출 또는 설정하는데 사용되며, 억세스되며 상기 i번째 TMA 셀 어레이의 상기 대응행에 있는 셀 각각은 상기 셀이 위치되는 열에 대응하는 차원 II 워드 라인으로 억세스된 셀이며, 상기 차원 I 비트 라인 디코더의 i번째 각각은 상기 차원 I 비트 라인의 mi 셋트중 제2서브셋트를 선택하는데 사용되며, 상기 제2서브셋트의 상기 차원 I 비트 라인 각각은 상기 TMA 셀 어레이중 대응하는 어레이에서 상기 셀의 대응열의 상기 비트 기억 셀의 상태를 검출 또는 설정하는데 사용되며, 억세스되어지며 상기 i번째 TMA 셀 어레이의 상기 대응열에 있는 셀 각각은 상기 셀이 위치되는 행에 대응하는 차원 I 워드 라인으로 억세스된 셀이며, 상기 워드 및 비트 라인 디코더는 상기 차원 비트가 차원 I 데이터 방향 또는 차원 II 데이터 방향을 표시하는가에 따라 상기 차원 I 워드 라인 디코더 및 상기 차원 I 비트 라인 디코더, 또는 상기 차원 II 워드 라인 디코더 및 상기 차원 I 비트 라인 디코더인 것을 특징으로 하는 다중 교차식 메모리 구조 장치.