JPH07312081A - ランダム・アクセス・メモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】 例えば、通信システムで使用するランダム・
アクセス・メモリ回路に関し、ランダム・アクセス・メ
モリ回路の回路規模の縮小とクリア処理に要する時間の
短縮を図ることを目的とする。 【構成】 入力するCS, 0E, WEの状態が、例えば、" オ
ール0"であることを検出した時、クリア指示を送出する
クリア処理手段31と、クリア指示が入力した時、入力ア
ドレスをマスクし、複数分割されたメモリセルアレイの
アドレス範囲の内、1 つの分割アドレス範囲を一括有効
にして、書込み有効をメモリセルアレイに送出するマス
ク処理手段32と、出力データに対してハイインピーダン
ス状態にすると共に、入力データをマスクして、初期ク
リアデータをメモリセルアレイに送出する入出力バッフ
ァ手段33とを設け、書込み有効な分割アドレス範囲に対
応するメモリ領域に、一括して、例えば、 "オール0"の
初期クリアデータを書き込むように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、通信システム
で使用するランダム・アクセス・メモリ回路に関するも
のである。

【０００２】ランダム・アクセス・メモリ回路を使用す
るさまざまなシステム、例えば、通信システムでは運用
開始時にランダム・アクセス・メモリ回路のクリア処理
を行わなければならない。

【０００３】しかし、ランダム・アクセス・メモリ回路
の規模が大きくなるとクリア処理を行う時間が長くな
り、運用開始が遅れるので、回路規模を小さくし、クリ
ア処理に要する時間を短くすることが必要である。

【０００４】

【従来の技術】図５は従来例の構成図、図６は図５中の
クリア制御部分及びランダム・アクセス・メモリの構成
図の一例で、(a) はクリア制御部分、(b) はランダム・
アクセス・メモリである。

【０００５】以下、初期状態ではセレクタ13は“０”側
を選択しているとして、図６を参照して図５の動作を説
明する。図５において、クリア制御部分12はシステムの
立ち上がり時にシステムで使用するランダム・アクセス
・メモリ( 以下、RAM と省略する) の全領域をクリア処
理する部分で、この部分は図６(a) に示す様にカウンタ
121、デコーダ122 、チップセレクト(CS)/ ライトイネ
ーブル(WE)生成部分123 、初期クリアデータ生成部分12
4 から構成されている。

【０００６】さて、図６(a) 中のカウンタ121 はｎ進カ
ウンタで、０〜(n−1)のカウント値を順次、デコーダ12
2 と図５中のセレクタ13を介してRAM ２にアドレスとし
て送出する。前者122 は入力したカウント値をデコード
してデコード出力をCS/WE 生成部分123 に送出し、CS/W
E 生成部分123 はカウント値が歩進する毎に"L" の出力
をRAM 14に送出する。

【０００７】また、初期クリアデータ生成部分124 は初
期クリアデータ( 例えば、 "オール0 " 、または "オー
ル１" ）を図５中のRAM ２に送出する。つまり、RAM に
はカウンタからアドレス、CS/WE 生成部分から"L" の出
力、初期クリアデータ生成部分からの初期クリアデータ
が印加する。

【０００８】

【表１】

【０００９】一方、表１- に示す様に、CS/WE が"L"
の時は OE(アウトプットイネーブル) が"H" でも、"L"
でもRAM の動作モードが "ライト" となるが、この情報
は図６(b) のバッファ24を介して入出力バッファ25に加
えられるので、入力バッファが動作状態になり、データ
が入力できる様になる。

【００１０】また、入力したアドレスはアドレスバッフ
ァ21を介してアドレスデコーダ22でデコードされて、
"H"(書込み有効を示す) のデコード出力がメモリセルア
レイ23に印加する。そこで、"H" のアドレスに対応する
メモリ領域が書き込み可能となる。

【００１１】これにより、入出力端子、入出力バッファ
25を介して入力した初期クリアデータが、書込み有効な
メモリ領域に書き込まれ、この領域のクリア処理が完了
するので、アドレスを変えて上記のクリア処理を繰り返
してクリア処理された領域を広げて行く。

【００１２】しかし、図６(a) のカウンタ121 のカウン
ト値が(n−1)になると、カウンタ121 はキャリーを初期
クリア完了として送出する。これにより、図５に示すセ
レクタ13は"0" 側から"1" 側に切り替わり、通常時に使
用する読出し/ 書込み(R/W)制御部分11からの出力がRAM
に送られる。

【００１３】ここで、図６(b) のRAM はCS, OE, WEが表
１- の状態 "L,H,L"の時はリード動作となって、メモ
リセルアレイ23に書き込まれたデータが読み出され、
の状態"L,X,L" の時はライト動作となって、メセリセル
アレイにデータが書き込まれる。

【００１４】なお、表１- の時は、例えば、複数のRA
M で構成されたグループが複数あり、グループとしては
チップ・セレクトされたが、読出し, 書込み対象のRAM
ではないので、"H" の OE, WE が入力し、動作モードも
"出力ディセーブル" となり、入出力端子がハイインピ
ーダンになり、データの入出力が行われない。

【００１５】また、の時はCSが "L"の為、チップがセ
レクトされず、動作モードも "非選択" 、入出力端子が
ハイインピーダンスになり、データの入出力が行われな
い。

【００１６】

【発明が解決しようとする課題】上記の様にRAM の動作
モードとしては、非選択、出力ディセーブル、リード、
ライトの４種類が設けられているが、クリアモードが設
けられていないので、図５中のクリア制御部分12と読出
し／書込み（R/W ）制御部分11との切り替えを行うセレ
クタ13が必要となり、RAM 回路としての規模が大きくな
る。

【００１７】また、RAM 回路のクリア処理は１アドレス
毎にクリア処理を行うので、クリア処理に要する時間が
（アドレス数×アクセス時間）となり、容量が大きくな
るとクリア処理に要する時間が長くなってシステムの立
ち上がりが遅くなると云う課題がある。

【００１８】本発明は、ランダム・アクセス・メモリ回
路の回路規模の縮小とクリア処理に要する時間の短縮を
図ることを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理構成
図である。図中、22は入力アドレスをデコードしてデコ
ード出力を送出するアドレスデコーダ、23はメモリセル
アレイ、31は入力するチップセレクト(CS)、アウトプッ
トイネーブル(0E)、ライトイネーブル(WE)の状態の組合
せが予め設定された組合せ状態であることを検出した
時、クリア指示を送出するクリア処理手段である。

【００２０】32は該クリア指示が入力した時、入力アド
レスをマスクし、複数分割されたメモリセルアレイのア
ドレス範囲の内、第１の分割アドレス範囲を一括、有効
にして書込み有効を該メモリセルアレイに送出するが、
該分割アドレス範囲を順次、切り替えて有効にし、全て
の分割アドレス範囲を有効にした時処理を終了するマス
ク処理手段、33はクリア指示が入力した時、出力データ
に対してハイインピーダンス状態にすると共に、入力デ
ータをマスクして、予め設定したパターンの初期クリア
データをメモリセルアレイに送出する入出力バッファ手
段である。

【００２１】そして、書込み有効な分割アドレス範囲に
対応するメモリ領域に一括して初期クリアデータを書き
込む構成にした。

【００２２】

【作用】本発明は、上記のクリア制御部分の機能( 本発
明ではクリア処理手段) をRAMの中に取り込むことで、
セレクタを削除し、読出し/ 書込み制御部分とRAM のみ
にして回路規模の縮小を図った。

【００２３】なお、クリア処理手段を内蔵しても既存の
RAM の端子数に影響がない様にする為、 "オールL"のC
S, WE, OEがRAM に印加した時、動作モードがクリアと
なり、入出力端子から外部を見たインピーダンスがハイ
となる機能をRAM に追加した。

【００２４】また、消費電力も考慮しながら、クリア処
理に要する時間の短縮を図る為、メモリセルアレイのア
ドレス範囲を複数分割し、１つの分割アドレス範囲を一
括、有効にして書込み有効をメモリセルアレイに送出
し、対応するメモリ領域に初期化データを一括して書き
込める様にした。

【００２５】この為、クリア処理手段とマスク処理手段
と入出力バッファ手段を設け、クリア処理手段はCS, O
E, WEの状態の組合せが予め設定された組合せ状態( 例
えば、"オールL"の状態) であることを検出した時、ク
リア指示をマスク処理手段と入出力バッファ手段に送出
する。

【００２６】これにより、マスク処理手段は入力アドレ
スをマスクし、第１の分割アドレス範囲を一括、有効に
してメセリセルアレイに送出すが、分割アドレス範囲を
順次，切り替えて有効にし、全ての分割アドレスを有効
にした時にクリア処理を終了する。

【００２７】また、入出力バッファ手段は出力データに
対してハイインピーダンス状態にすると共に、入力デー
タをマスクし、予め設定したパターンの初期クリアデー
タをメセリセルアレイに送出する。

【００２８】そこで、メモリセルは、書込み有効な分割
アドレス範囲に対応するメモリ領域に、一括して初期ク
リアデータを書き込むが、全ての分割アドレス範囲に初
期クリアデータを書き込んだ時点でクリア処理が終了す
る。

【００２９】この様な方法により、回路規模が縮小し、
クリア処理に要する時間の短縮が図られる。

【００３０】

【実施例】図２は本発明の実施例の構成図、図３は図２
中のマスク処理部分の構成図の一例、図４は本発明を適
用したデュアル・ポートRAM の構成図の一例である。

【００３１】なお、全図を通じて同一符号は同一対象物
である。以下、図２，図３，表２，表３を用いて本発明
を説明するが、アドレスは４ビットの64アドレス、分割
数は４とする。

【００３２】先ず、表２に示す様に、RAM 回路の動作モ
ードとして従来からある〜の他に、の "ライト"
モードの時はOEのレベルを"H" に設定し、の "クリ
ア" モード( CS, OE, WEのレベルは全て"L")を新たに設
けた。

【００３３】

【表２】

【００３４】また、図２に示す様に、クリア処理部分3
1、アドレスデコーダ22にマスク部分32、入出力バッフ
ァ33にデータマスク部分331 をそれぞれ設けた。なお、
クリア処理部分31は外部のR/W 制御部分11が送出するW
E, OEのレベル状態と、例えば、図示しないCPU が送出
するCSのレベル状態の様々な組合せパターンを判定する
部分を持っているので、入力したCS, OE, WEのレベルが
共に"L" であることを判定すると、クリア処理指示が入
力したと判断する。

【００３５】そこで、マスク処理部分32に対しては、入
力するアドレスに無関係に、上記64種類のアドレスのう
ち、第１〜第４のアドレス範囲（16アドレスの範囲) を
有効にし、書込を有効にする指示を行う。

【００３６】また、入出力バッファ33に対しては、入出
力端子をハイインピーダンスの状態にする指示( 読出が
行われない様にする) と、入力データがあっても "オー
ル0"、または "オール1"の初期クリアデータに変換して
メモリセルアレイ23に送出するデータマスク指示を行
う。

【００３７】ここで、マスク処理部分32は、図３に示す
様に、２ビットのカウンタ321 、デコーダ322 、ORゲー
ト323 から構成されており、64アドレスに対応するメモ
リ領域をクリア処理する際、

【００３８】

【表３】

【００３９】表３に示す様に16アドレスずつ第１のアド
レス範囲から順番にクリア処理を行わなければならない
ので、CSのレベルをL →H →L と変化させてクリア処理
部分を介してカウンタ321 に加える。

【００４０】そこで、カウンタ321 は動作を開始して、
00→01→10→11のカウント値をデコーダ322 に送出する
ので、デコーダ322 は、カウント値０0 をデコードした
時、上位アドレス２ビットが "00" のアドレス範囲( 以
下、第１アドレス範囲と云う）を有効として、例えば、
16系列の"1" をORゲート323 を介してメモリセルアレイ
23に送出する。この時、第２〜第４アドレス範囲は有効
でないので"0" をORゲート324 〜326 を介して送出す
る。

【００４１】なお、デコーダ322 はアドレス数と同じ数
(64本) の出力線があり、ORゲート323 も64個設けてあ
る。また、通常時は図２中のアドレスデコーダ22は、
"1" のデコード出力を１個しかメモリセルアレイ23に送
出しないが、クリア処理の時は"1"のデコード出力を16
個, 同時に送出する。

【００４２】そして、第１アドレス範囲のクリア処理が
終了すれば、図３中のカウンタ321はカウント値１をテ
コーダ322 に送出するのて、デコーダは第２アドレス範
囲のみを有効にする"01"を送出するので上記と同様な処
理を行ってクリア処理完了領域を広げ、第４アドレス範
囲まで終了すればクリア処理が完了する。

【００４３】また、入出力バッファ33は、入出力端子か
ら外部を見たインピーダンスをハイの状態にすると共
に、入力データをマスクするデータマスク機能部分331
が接続された状態にする。具体的には、例えば、入出力
バッファ33として３状態バッファを用い、出力バッファ
をハイインピーダンスにすると共に、入力データのマス
クは、上記で説明した様に、入力バッファの出力側にOR
ゲートと "オール0"、または "オール1"を生成・送出す
るデータ生成部分（図示せず）からなるデータマスク機
能部分331 を設ける( 図３参照）。

【００４４】そして、ORゲートの出力と入力バッファか
ら出力されるデータとの論理和を取って、入力データを
"オール0"、または "オール1"の初期クリアデータに変
換してメモリセルアレイに送出する。

【００４５】これにより、 "オール０" または "オール
１" の初期キャリアデータがメモリセルアレイの第１ア
ドレス範囲から第４アドレス範囲まで、順次、一括して
書き込まれるので、短時間でメモリの初期化が行われ、
書込みが行われないアドレスから読み出された時、出力
データは "オール０" または "オール１" となる。

【００４６】次に、図４はデュアル・ポートRAM の場合
であるが、動作的には図２のRAM を２つ組み合わせたも
のと同じである。なお、図中の21a はA ポートのアドレ
スバッファ、24a はA ポートの WE/OE用バッファ、22a
はA ポートのアドレスデコーダ、25a はクリア処理中は
書込みデータのマスクを行う機能部分を有するA ポート
用入出力バッファ、21b はB ポートのアドレスバッフ
ァ、24b はB ポートの WE/OE用バッファ、22b はB ポー
トのアドレスデコーダ、25b はクリア処理中は書込みデ
ータのマスクを行う機能部分を有するB ポート用入出力
バッファ、23abはA ポート,Bポート共通のメモリセルア
レイである。

【００４７】そして、31abはA ポート,Bポート共通でク
リア処理指示を判断するクリア処理部分で、クリア指示
の場合はA ポートのアドレスデコーダ22a ( 22b でも可
能で、どちらか一方) で事前に決められた第１アドレス
空間を強制的に書込み状態にする。

【００４８】また、入出力バッファ25a, 25bは、出力を
ハイインピーダンス状態とし、メモリセルアレイ23abに
は "オール 0" （または "オール 1" ）を入力する。こ
れで第１のアドレス空間のデータはクリアされる。その
後、CSに"H" →"L" →"H" とパルス波形を順次、入力す
ることにより、クリア処理部分31abの持つカウンタによ
りクリア領域を第２，第３のアドレス空間へと移行させ
る。

【００４９】これにより、最終的にクリア処理は全アド
レスに対して行われる為、RAM は "オール0"( または
"オール1") にクリアされる。

【００５０】

【発明の効果】上記で詳細に説明した様に本発明によれ
ば、ランダム・アクセス・メモリ回路の回路規模の縮小
とクリア処理に要する時間の短縮を図ることができると
云う効果がある。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の実施例の構成図である。

【図３】図２中のマスク部分構成図の一例である。

【図４】本発明を適用したデュアル・ポートRAM の構成
図の一例である。

【図５】従来例の構成図である。

【図６】図５中の初期化制御部分及びランダム・アクセ
ス・メモリの構成図の一例で、(a) は初期化制御部分、
(b) はランダム・アクセス・メモリ部分である。

【符号の説明】

22 アドレスデコーダ 23 メモリセ
ルアレイ 25 入出力バッファ 31 クリア処
理手段 32 マスク処理手段 33 データマ
スク手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力アドレスをデコードしてデコード出
   力を送出するアドレスデコーダ(22)とメモリセルアレイ
   (23)を有するランダム・アクセス・メモリ回路におい
   て、 入力するチップセレクト(CS)、アウトプットイネーブル
   (0E)、ライトイネーブル(WE)の状態の組合せが予め設定
   された組合せ状態であることを検出した時、クリア指示
   を送出するクリア処理手段(31)と、 該クリア指示が入力した時、入力アドレスをマスクし、
   複数分割されたメモリセルアレイのアドレス範囲の内、
   第１の分割アドレス範囲を一括、有効にして、書込み有
   効を該メモリセルアレイに送出するが、該分割アドレス
   範囲を順次、切り替えて有効にし、全ての分割アドレス
   範囲を有効にした時、処理を終了するマスク処理手段(3
   2)と、 該クリア指示が入力した時、出力データに対してハイイ
   ンピーダンス状態にすると共に、入力データをマスクし
   て、予め設定したパターンの初期クリアデータをメモリ
   セルアレイに送出する入出力バッファ手段(33)とを設
   け、書込み有効な分割アドレス範囲に対応するメモリ領
   域に、一括して初期クリアデータを書き込む構成にした
   ことを特徴とするランダム・アクセス・メモリ回路。