JPH04233825A - プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 - Google Patents
プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法Info
- Publication number
- JPH04233825A JPH04233825A JP3154224A JP15422491A JPH04233825A JP H04233825 A JPH04233825 A JP H04233825A JP 3154224 A JP3154224 A JP 3154224A JP 15422491 A JP15422491 A JP 15422491A JP H04233825 A JPH04233825 A JP H04233825A
- Authority
- JP
- Japan
- Prior art keywords
- input
- programming
- buffer
- data
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 25
- 230000006870 function Effects 0.000 claims description 18
- 210000004027 cell Anatomy 0.000 claims 4
- 210000000352 storage cell Anatomy 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17784—Structural details for adapting physical parameters for supply voltage
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
め要約のデータは記録されません。
Description
装置に関するものであり、特に、ユーザによって構成で
きるプログラマブル論理装置に関するものである。
のために電子産業においてますます一般的になってきて
いる。この装置は、ユーザに標準部分を構成させて広く
様々な標準論理機能を実行する。1個の標準プログラマ
ブル論理装置が多数の異なる方法で構成できるので、特
に生産数量が多くないときには、システムにおいてその
ようなプログラマブル論理装置を使用する総合価格は、
注文設計部分の価格よりも著しく低くできる。プログラ
ムされた論理機能に変更や更新が必要であるときは、装
置の型式によっては再プログラムできる。
機能は、そのプログラマブル論理装置の全ての入力線を
使用しない。この不使用入力線は、プログラマブル論理
装置にプログラムされた論理機能の効力をもたないため
に無関係(don’t care)な入力線と呼ばれ
る。
自身と同様に論理装置を規定する構成部品は論理装置の
動作中に電力を消費する。不使用つまり無関係な入力線
に関する問題は、たとえ入力線がプログラムされた論理
機能で使用されなくとも、それらの入力線に対応する構
成部品が論理装置の通常動作中に電力を消費するという
ことである。したがって、その論理機能を実行するプロ
グラマブル論理装置により必要とされる実際の電力は、
不使用入力線の構成部品によって不必要に増大される。
により消費される電力を低くするように、不使用の入力
線に対応する回路への電力を遮断する機構の必要性が存
在する。さらに、そのような機構が論理装置の通常動作
に悪影響を及ぼさないということが望まれる。
は、入力線が論理装置で使用されるかどうかを決定する
方法を提供することである。
使用されないときは入力バッファを使用不能とする方法
を提供することである。
に悪影響を及ぼさないで入力バッファを使用不能とする
ことである。
、プログラマブル論理装置のプログラミング中に、入力
信号に対応するプログラミング情報がシフトレジスタへ
ローディングされる。この入力情報は、第2の入力信号
、つまり相補入力信号に対応するプログラミング情報と
比較されて、2つの入力信号がプログラマブル論理装置
により使用されているかどうかを決定する。2つの入力
信号が使用されない場合は、そのような不使用を示すビ
ットがメモリセルに記憶される。入力バッファが使用さ
れていないことに対応する相補入力信号をメモリセル中
のビットが示すときは、入力バッファは使用不能とされ
る。
添付した特許請求の範囲に述べられている。しかしなが
ら、好ましい実施例、別の目的及びその利点はもちろん
、発明そのものは、添付されている図面と共に読むとき
に以下の実施例の詳細な説明を参照することにより、最
もよく理解されるだろう。
11の一部分が示されている。入力パッド24、26が
それぞれ入力バッファ20、22に接続される。各入力
バッファ20、22は真信号線14、18と相補信号線
12、16とを提供する。たった2個の入力パッド24
、26と入力バッファ20、22が図1に示されている
が、実際のプログラマブル論理装置が非常に多数のもの
を有するのはもちろんである。
レイ10に接続される。ユーザは、特別な論理機能を実
行するようにAND/ORアレイ10を構成できる。プ
ログラムされたときに、論理機能で使用されない入力信
号線をもつことは普通である。本発明によれば、メモリ
セル28、30は、真信号線14、18及び相補信号線
12、16の使用又は不使用を示すビットを記憶するよ
うに用いられる。真信号線14、18及び相補信号線1
2、16が使用されるときは、メモリセル28、30中
のビットが入力バッファ20、22を使用可能とする。 しかしながら、真信号線14、18及び相補信号線12
、16が論理機能で使用されないときは、不使用信号線
に対応する入力バッファ20、22は使用不能とされる
。
32、34は、出力論理マクロセル36、38に接続さ
れる。出力バッファ40、42は、出力論理マクロセル
36、38と出力パッド44、46の間に接続される。
号線を必要とするならば、信号線48、50が出力論理
マクロセル36、38に接続される。同様に、入力バッ
ファ52、54は出力論理マクロセル36、38に接続
され、それぞれ真信号線62、66と相補信号線60、
64を提供する。メモリセル56、58は、プログラム
された論理機能により論理機能で使用された信号線に基
づいて入力バッファ52、54を使用可能又は使用不能
とすることができるビットを記憶する。
ANDゲート70はメモリセル28と入力パッド24に
接続される。真信号線14と相補信号線12がプログラ
ムされた論理機能により使用されないときは、ビット“
マッチ”(MATCH)74が発生されてメモリセル2
8に記憶される。信号“ディスエーブル”(DISAB
LE)は、好ましくはメモリセル28の相補出力から取
り去られるので、信号“ディスエーブル”はビット“マ
ッチ”と相補的である。信号“ディスエーブル”68は
ローレベルにセットされ、それによりNANDゲート7
0の出力がハイレベルに維持される。インバータ72は
NANDゲート70に接続され、インバータ72の出力
側が真信号線14である。真信号線14の相補信号を得
るために、インバータ76がインバータ72に接続され
、相補信号線12に発生される信号が生起される。
4又はフィードバック信号線110が必要とされるとき
に使用できる他の入力バッファ54を示す。入力パッド
24はNANDゲート112に接続され、このNAND
ゲート112がNANDゲート114に接続される。メ
モリセルすなわち記憶素子28からの“ディスエーブル
”信号はNORゲート116、118に印加される。 “フィードバック・イネーブル”(FB Enabl
e)信号はNORゲート116及びインバータ120に
印加され、インバータ120はNORゲート118に接
続される。信号線110上のフィードバック信号はNA
NDゲート122に印加され、NORゲート118の出
力も同様である。NORゲート116はNANDゲート
112に接続され、NANDゲート122はNANDゲ
ート114に接続される。
ーブル信号はマッチ信号と同一の値を有する。ディスエ
ーブル信号がハイレベルである場合は、両方のNORゲ
ートの出力がローレベルに保持されて、NANDゲート
112及び122の出力をローレベルに、NANDゲー
ト114の出力をハイレベルに保持する。ディスエーブ
ル信号がハイレベルである場合は、フィードバック・イ
ネーブル信号の値に従って、入力パッド24の信号又は
フィードバック信号のいずれかがNANDゲート114
に印加される。こうして、ディスエーブル信号はその値
に従って両方の入力信号を使用不能とし又は使用可能と
する。
信号線が使用されているかどうかを決定するために用い
られた回路の概略ブロック図を示す。プログラミング・
データは、従来公知の直列シフトレジスタ82へシフト
される。データのコピーは、前記データがAND/OR
アレイ10へプログラムされる間、ランダムアクセスメ
モリ84に記憶される。その際、プログラミング・デー
タの第2グループは直列シフトレジスタ82へ読み込ま
れる。プログラミング・データの2つのグループのアド
レスが比較されて2つのグループが相補的であることを
保証する。プログラミング・データのアドレス指定は公
知技術である。2つのグループが互いに相補的である場
合は、比較回路86はプログラミング・データの第1グ
ループの各要素をプログラミング・データの第2グルー
プの対応する要素と比較する。データの2つのグループ
が同一であるときは、それらはプログラムされた論理機
能により必要とされず、ビット“マッチ”74がセット
される。プログラミング・データは、そのときAND/
ORアレイ10へプログラムされる。“マッチ”の値は
、第2グループがAND/ORアレイ10へプログラム
されるときに、第1及び第2グループに対応する入力バ
ッファのためにイネーブル/ディスエーブル・ビットに
プログラムされる。
ムアクセスメモリ84及び比較回路86をより詳細に示
す。直列シフトレジスタ82では2つの要素88、90
が、ランダムアクセスメモリ84では2つの要素92、
94だけが図5に示されるが、実際の装置は多数の要素
を有するのはもちろんである。
、98は、直列シフトレジスタ82中の要素88、90
とランダムアクセスメモリ84中の要素92、94に接
続される。要素88、90が要素92、94とそれぞれ
同一の値である場合は、排他的NORゲート96、98
の出力100、102はハイレベルとなる。出力100
、102はANDゲート104に印加される。出力10
0、102が両方ハイレベルのときは、要素88、90
と要素92、94の一致を示し、ANDゲート104の
出力はハイレベルである。ANDゲート106はAND
ゲート104及びアドレスコンパレータ108に接続さ
れる。要素88、90が要素92、94と相補的である
ことをアドレスコンパレータ108が示す場合は、プロ
グラミング・データの2つのグループはプログラムされ
た論理機能で使用されないことを示す“マッチ”信号7
4が発生される。マッチ信号は反転されて図2及び図3
のマッチ信号を生成し、そして、直列シフトレジスタ8
2及びランダムアクセスメモリ84中に今見いだされた
プログラミング・データのグループによりアドレス指定
された入力に対応するメモリセル28に接続される。
の対も異なる値をもつ場合、つまり一致しない場合は、
排他的NORゲート96、98の1個又はそれ以上の出
力100、102はローレベルとなる。この場合、マッ
チ信号74はローレベルに留どまり、プログラミング・
データの2つのグループはプログラムされた論理機能で
必要とされることを示す。一方、要素88、90と要素
92、94がお互いに相補的でないことをアドレスコン
パレータ108が示す場合は、マッチ信号はローレベル
に留どまる。
EEPROM技術を用いて構成される場合は、メモリセ
ル28は同様にEPROM又はEEPROMであるべき
である。一方、AND/ORアレイ10がSRAM基本
装置である場合は、メモリセル28もSRAMであるべ
きである。もし望むならば、SRAMメモリセルは予備
(バックアップ)のバッテリをもつことができるので、
論理装置がターンオフされたときはメモリセル10中に
記憶されたデータは救われる。米国特許願第50257
2号は、SRAM式プログラマブル論理装置の好適例の
構成及び動作を記述する。
かを決定し、信号線に対応する入力の使用又は不使用に
基づいて入力バッファを使用可能又は使用不能とする自
動方法について説明した。しかしながら、プログラマブ
ル論理装置11をプログラミングするときは、使用可能
/使用不能情報はメモリセル28へ直接プログラムでき
る。さらに、この発明はAND/ORアレイを含んでい
る論理装置で使用することに限定されない。この発明は
論理装置の他の型で使用することができる。
しく図示及び説明したが、この発明の精神と範囲から逸
脱することなく、態様及び詳細の様々な変更がなされる
ということが当業者により理解されるだろう。
。
するための論理回路を示すブロック図である。
するための他の論理回路を示すブロック図である。
信号が不使用かどうかを決定するのに用いられた比較回
路を示すブロック図である。
信号が不使用かどうかを決定するための論理回路を示す
ブロック図である。
出力バッファ 44、46 出力パッド 48、50 信号線 52、54 入力バッファ 56、58 メモリセル 60、64 相補信号線 62、66 真信号線 82 直列シフトレジスタ 84 ランダムアクセスメモリ 86 比較回路
Claims (18)
- 【請求項1】 複数の入力、前記入力に接続され論理
機能を規定する論理アレイ、構成情報を記憶するために
各入力に接続され関連した入力を選択的に使用不能にす
る記憶素子、及び前記論理アレイに接続された複数の出
力を備えたプログラマブル論理装置。 - 【請求項2】 各記憶素子が前記装置のプログラミン
グ中に書き込みできるメモリ素子である請求項第1項記
載のプログラマブル論理装置。 - 【請求項3】 各記憶素子がSRAMである請求項第
2項記載のプログラマブル論理装置。 - 【請求項4】 各記憶素子がプログラマブル読み出し
専用記憶素子である請求項第2項記載のプログラマブル
論理装置。 - 【請求項5】 各入力が入力バッファを通って前記論
理アレイに接続され、関連した記憶素子が前記論理アレ
イ中の構成情報に基づいて前記入力バッファを使用可能
又は使用不能にするようにセットされる請求項第1項記
載のプログラマブル論理装置。 - 【請求項6】 プログラマブル論理装置で使用する回
路ブロックであって、プログラミング・データを保持し
前記装置の一部分をプログラムするプログラミング・バ
ッファ、このプログラミング・バッファに接続されて以
前に入力されたデータのコピーを記憶する複数の記憶素
子、並びに前記プログラミング・バッファ及び記憶素子
に接続され、前記プログラミング・バッファのデータと
、前記複数の記憶素子のデータとの一致を示す信号を発
生する比較回路を備えた回路ブロック。 - 【請求項7】 前記プログラミング・バッファが直列
シフトレジスタである請求項第6項記載の回路ブロック
。 - 【請求項8】 各記憶素子が前記装置のプログラミン
グ中に読み出し書き込みできるランダムアクセスメモリ
である請求項第6項記載の回路ブロック。 - 【請求項9】 前記比較回路が論理ゲートの組合せで
ある請求項第6項記載の回路ブロック。 - 【請求項10】 前記記憶素子が現行列の直前のプロ
グラムされた列のためのデータ入力のコピーを記憶する
請求項第6項記載の回路ブロック。 - 【請求項11】 プログラマブル論理装置で使用する
回路ブロックであって、記憶セル、入力信号線、並びに
前記記憶セル及び前記入力信号線に接続された入力バッ
ファを備え、前記記憶セルが第1の値を有する場合は前
記入力バッファが使用不能とされ、前記記憶セルが第2
の値を有する場合は使用可能とされる回路ブロック。 - 【請求項12】 前記記憶セルがランダムアクセスメ
モリ・セルである請求項第11項記載の回路ブロック。 - 【請求項13】 前記入力バッファが前記記憶セル及
び前記入力信号線に接続されたNANDゲート、このN
ANDゲートの出力に接続された第1のインバータ、並
びに前記第1のインバータの出力に接続された第2のイ
ンバータを備え、前記第1及び第2のインバータの出力
が前記入力バッファの真出力及び相補出力を規定する請
求項第11項記載の回路ブロック。 - 【請求項14】 前記入力バッファは入力信号線又は
フィードバック信号線の任意選択によりそれらから出力
させ、前記記憶セルの値が前記入力信号線及びフィード
バック信号線の両方を使用可能又は使用不能とする請求
項第11項記載の回路ブロック。 - 【請求項15】 プログラマブル論理装置への入力が
論理機能で使用されるかどうかを決定する方法であって
、プログラミング・バッファへの前記入力に対応する列
のためのプログラミング・データをローディングするス
テップ、第1の列に相補的である異なる列に対応する以
前にローディングされたデータと前記ローディングされ
たデータを比較するステップ、及び前記ローディングさ
れたデータがその相補データである列と一致する場合は
前記入力が使用されないことを示す信号を発生するステ
ップを含む方法。 - 【請求項16】 前記比較するステップが前記ローデ
ィングされたデータを使用されたプログラミング・デー
タと比較し前記ローディングされたデータ列の直前の列
をプログラムする請求項第15項記載の方法。 - 【請求項17】 入力が使用されない場合はそのよう
な入力に関連した入力バッファを使用不能とするステッ
プをさらに含む請求項第15項記載の方法。 - 【請求項18】 入力バッファを使用不能とする方法
であって、入力が使用されるかどうかを示すメモリ素子
へデータを記憶するステップ、及びプログラマブル論理
装置の動作中、入力が使用されないことをそのような入
力に対応するメモリ素子が示す場合は、そのような入力
に関連した入力バッファを使用不能とするステップを含
む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US545921 | 1990-06-29 | ||
US07/545,921 US5111079A (en) | 1990-06-29 | 1990-06-29 | Power reduction circuit for programmable logic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04233825A true JPH04233825A (ja) | 1992-08-21 |
JP2930773B2 JP2930773B2 (ja) | 1999-08-03 |
Family
ID=24178077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3154224A Expired - Lifetime JP2930773B2 (ja) | 1990-06-29 | 1991-06-26 | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5111079A (ja) |
EP (2) | EP0735685A3 (ja) |
JP (1) | JP2930773B2 (ja) |
KR (1) | KR920001851A (ja) |
DE (1) | DE69127241T2 (ja) |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE182996T1 (de) * | 1991-02-01 | 1999-08-15 | Advanced Micro Devices Inc | Mikrokontroller mit statischen ram |
US5329178A (en) * | 1991-11-27 | 1994-07-12 | North American Philips Corporation | Integrated circuit device with user-programmable conditional power-down means |
US5347181A (en) * | 1992-04-29 | 1994-09-13 | Motorola, Inc. | Interface control logic for embedding a microprocessor in a gate array |
US5432388A (en) * | 1992-08-27 | 1995-07-11 | At&T Global Information Solutions Company | Repeatedly programmable logic array using dynamic access memory |
US5294928A (en) * | 1992-08-31 | 1994-03-15 | Microchip Technology Incorporated | A/D converter with zero power mode |
US5311079A (en) * | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
US5332929A (en) * | 1993-04-08 | 1994-07-26 | Xilinx, Inc. | Power management for programmable logic devices |
US5432465A (en) * | 1994-05-06 | 1995-07-11 | Windbond Electronics Corp. | Integrated circuit switchable between a line driver function and a bidirectional transceiver function during the packaging stage of the integrated circuit |
US5712790A (en) * | 1995-04-11 | 1998-01-27 | International Business Machines Corporation | Method of power reduction in pla's |
US5719505A (en) * | 1995-04-11 | 1998-02-17 | International Business Machines Corporation | Reduced power PLA |
EP0738044A1 (en) * | 1995-04-11 | 1996-10-16 | International Business Machines Corporation | Reduced power PLA |
US5594362A (en) * | 1995-10-13 | 1997-01-14 | Seiko Communications Systems, Inc. | Gatable level-pulling circuit |
US5684411A (en) * | 1995-10-13 | 1997-11-04 | Seiko Communications Systems, Inc. | Self-configuring bus |
US5815004A (en) * | 1995-10-16 | 1998-09-29 | Xilinx, Inc. | Multi-buffered configurable logic block output lines in a field programmable gate array |
US5561384A (en) * | 1995-11-08 | 1996-10-01 | Advanced Micro Devices, Inc. | Input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section |
US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
US5943242A (en) | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
DE19654593A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
JP3961028B2 (ja) | 1996-12-27 | 2007-08-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データフロープロセッサ(dfp)の自動的なダイナミックアンロード方法並びに2次元または3次元のプログラミング可能なセルストラクチャを有するモジュール(fpga,dpga等) |
DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
DE19704728A1 (de) | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704742A1 (de) | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
WO2000077652A2 (de) | 1999-06-10 | 2000-12-21 | Pact Informationstechnologie Gmbh | Sequenz-partitionierung auf zellstrukturen |
EP2226732A3 (de) | 2000-06-13 | 2016-04-06 | PACT XPP Technologies AG | Cachehierarchie für einen Multicore-Prozessor |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
EP1402382B1 (de) | 2001-06-20 | 2010-08-18 | Richter, Thomas | Verfahren zur bearbeitung von daten |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
DE10392560D2 (de) | 2002-01-19 | 2005-05-12 | Pact Xpp Technologies Ag | Reconfigurierbarer Prozessor |
DE10390689D2 (de) | 2002-02-18 | 2005-02-10 | Pact Xpp Technologies Ag | Bussysteme und Rekonfigurationsverfahren |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
AU2003289844A1 (en) | 2002-09-06 | 2004-05-13 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
EP1676208A2 (en) | 2003-08-28 | 2006-07-05 | PACT XPP Technologies AG | Data processing device and method |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
US8180421B2 (en) * | 2007-12-12 | 2012-05-15 | Kimberly-Clark Worldwide, Inc. | Resonance energy transfer based detection of nosocomial infection |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4713792A (en) * | 1985-06-06 | 1987-12-15 | Altera Corporation | Programmable macrocell using eprom or eeprom transistors for architecture control in programmable logic circuits |
US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
JP2554475B2 (ja) * | 1986-09-11 | 1996-11-13 | 株式会社リコー | プログラマブル・ロジツク・デバイス |
US4761570A (en) * | 1987-02-12 | 1988-08-02 | Harris Corporation | Programmable logic device with programmable signal inhibition and inversion means |
JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
US4963769A (en) * | 1989-05-08 | 1990-10-16 | Cypress Semiconductor | Circuit for selective power-down of unused circuitry |
US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
US5012135A (en) * | 1989-05-12 | 1991-04-30 | Plus Logic, Inc. | Logic gates with a programmable number of inputs |
-
1990
- 1990-06-29 US US07/545,921 patent/US5111079A/en not_active Expired - Lifetime
-
1991
- 1991-05-23 EP EP96109371A patent/EP0735685A3/fr not_active Withdrawn
- 1991-05-23 DE DE69127241T patent/DE69127241T2/de not_active Expired - Fee Related
- 1991-05-23 EP EP91304675A patent/EP0465002B1/en not_active Expired - Lifetime
- 1991-06-25 KR KR1019910010575A patent/KR920001851A/ko not_active Application Discontinuation
- 1991-06-26 JP JP3154224A patent/JP2930773B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0465002A3 (en) | 1992-04-08 |
DE69127241T2 (de) | 1998-02-26 |
JP2930773B2 (ja) | 1999-08-03 |
DE69127241D1 (de) | 1997-09-18 |
KR920001851A (ko) | 1992-01-30 |
EP0465002A2 (en) | 1992-01-08 |
EP0735685A2 (en) | 1996-10-02 |
EP0465002B1 (en) | 1997-08-13 |
EP0735685A3 (fr) | 1996-11-13 |
US5111079A (en) | 1992-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04233825A (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
KR100433686B1 (ko) | 메모리,메모리를위한프로그래밍방법및프로그램회로 | |
US6556504B2 (en) | Nonvolatile semiconductor memory device and data input/output control method thereof | |
JP3467053B2 (ja) | フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置 | |
JPH02113492A (ja) | 条件書き込み手段を有するランダム・アクセス・メモリ回路 | |
JPH0245277B2 (ja) | ||
JP2000353388A (ja) | 内容参照可能メモリの改良 | |
JP4767401B2 (ja) | 半導体記憶装置及びその製造方法 | |
EP1784834B1 (en) | Register file apparatus and method incorporating read-after-write blocking using detection cells | |
US5093909A (en) | Single-chip microcomputer including an eprom capable of accommodating different memory capacities by address boundary discrimination | |
US5841731A (en) | Semiconductor device having externally settable operation mode | |
US5978245A (en) | Associative memory device having circuitry for storing a coincidence line output | |
JPH0865150A (ja) | リプログラム可能なプログラマブルロジックアレイ | |
JP3071435B2 (ja) | 多ビット一致回路 | |
US20200026662A1 (en) | Direct memory access | |
JPH05151798A (ja) | 半導体メモリ装置 | |
JP2544027B2 (ja) | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 | |
US5396611A (en) | Microprocessor use in in-circuit emulator having function of discriminating user's space and in-circuit emulator space | |
JPH06215590A (ja) | フラッシュ消去型不揮発性メモリ | |
JPH0250654B2 (ja) | ||
JP3251265B2 (ja) | メモリ出力制御回路 | |
JPH09106684A (ja) | 半導体メモリ | |
US7487415B1 (en) | Memory circuitry with data validation | |
JPH11260067A (ja) | 半導体記憶装置 | |
JPH0793039B2 (ja) | メモリアドレス制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 13 |