JPH11260067A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速な比較動作、低消費電力化、及びチャー
ジシェアリングの回避を可能にするＣＡＭを提供する。 【解決手段】 １ビット毎にデータを記憶するＮ個のデ
ータ保持回路と、前記データ保持回路内のＮビットデー
タとＮビット入力データとをビット単位で比較するＮ個
の比較回路と、前記各比較回路の比較結果を１本のマッ
チ線上に出力するＮ個のワイヤードオア論理回路とを有
し、前記各比較回路による比較動作後の前記マッチ線上
の電位により、前記データ保持回路内のＮビットデータ
と前記Ｎビット入力データとの一致、不一致を判定する
半導体記憶装置において、前記各比較回路による比較動
作前に、それぞれ前記各ワイヤードオア論理回路を非活
性状態に設定するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＡＭ（Ｃｏｎｔ
ｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）等の
半導体記憶装置に関する。

【０００２】

【従来の技術】メモリセル内のデータと入力データとを
ビット単位で比較し、その比較結果を１本のマッチ線上
に出力して、これらのデータの一致、不一致を判定する
ＣＡＭは、従来より知られている。

【０００３】図１１は、従来のＣＡＭの１ビット構成例
を示す回路図である。

【０００４】このＣＡＭは、メモリセル部１５０、比較
部１６０、ビット線１１１Ａ，１１１Ｂ、及び比較デー
タ入力線１１２Ａ，１１２Ｂを備えている。メモリセル
部１５０は、パストランジスタ１５１，１５２（Ｎチャ
ネルトランジスタ）を含む６個のトランジスタで構成さ
れている。比較部１６０は、４つのＮチャネルトランジ
スタ１６１，１６２，１６３，１６４で構成されてい
る。トランジスタ１６１は、そのゲートがメモリセル部
１５０の内部ノードＮ１１に、ドレインがマッチ線１１
３にそれぞれ接続され、トランジスタ１６２は、ゲート
がメモリセル部１５０の内部ノードＮ１２に、ドレイン
がマッチ線１１３にそれぞれ接続している。さらに、ト
ランジスタ１６３及び１６４は、その各ゲートがそれぞ
れ比較データ入力線１１２Ａと１１２Ｂに接続されてい
る。そして、マッチ線１１３にはプリチャージトランジ
スタ１１４が接続されている。

【０００５】次に、動作を説明する。

【０００６】比較部１６０の比較動作は、図１２（ａ）
に示すようになる。

【０００７】この場合では、クロックＣＬＫの立ち下り
期間でマッチ線１１３をプリチャージし、後半で比較デ
ータを入力して実際の比較を行う。例えばメモリセル部
１５０の内部ノードＮ１１が“Ｈｉｇｈ”でノードＮ１
２が“Ｌｏｗ”であった場合、比較部１６０のトランジ
スタのうちのトランジスタ１６１がオン、トランジスタ
１６２はオフとなる。このとき、比較データ入力線１１
２Ａが“Ｈｉｇｈ”になると（図１２（ａ）のＰ１
１）、マッチ線１１３を“Ｌｏｗ”にして不一致を検出
する（図１２（ａ）のＰ１２）。逆に、比較データ入力
線１１２Ａが“Ｌｏｗ”ならばマッチ線１１３を“Ｈｉ
ｇｈ”にして一致を検出し、マッチ線１１３につながる
全ビットのＣＡＭがこの状態であるときに一致状態とす
る。

【０００８】一方、ＣＡＭの書き込み動作は、通常のメ
モリセルの書き込みと同じである。すなわち、図１２
（ｂ）に示すようにワード線１１０を“Ｈｉｇｈ”にし
て、パストランジスタ１５１，１５２をオンさせ、ビッ
ト線１１１Ａ，１１１Ｂの変化をラッチ内部に取り込む
というものである。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のＣＡＭでは、マッチ線１１３に、１ビットのＣＡＭ
につき２個のトランジスタのドレイン容量が付加される
ことになる。そのため、比較対象とするビットが増える
ほど比較結果を出力するマッチ線１１３の動作速度が遅
くなるという問題があった。さらには、比較部１６０内
のトランジスタのうち常にトランジスタ１６１または１
６２がオンの状態であるため、チャージシェアリングを
避けることができないという問題もある。

【００１０】この問題を解決するためには、ＣＡＭの回
路面積を抑える方法が考えられる。ＣＡＭの回路面積を
抑えることはマッチ線１１３を短くすることにつなが
り、その結果、動作速度を速くすることになる。ＣＡＭ
の動作を考えたとき、比較と書き込みの動作は同時に起
こり得ないことが分かる。それは、書き込みと比較を同
時に行うと比較データは書き込み前のデータと比較する
のか、書き込み後のデータと比較するのか分からなくな
るからである。比較と書き込みの動作は同時に起こり得
ないことから、周辺回路となるライトバッファと比較デ
ータ入力バッファとを共通のビット線に結合して回路面
積を抑制する方法が可能である（図１３（ａ），（ｂ）
のビット線１１１，１１２を参照）。また、ビット線と
比較データ線を共用することにより、配線間のカップリ
ングが無くなり高速化も実現できる。

【００１１】この方法では、共用したビット線は予め初
期状態として“Ｈｉｇｈ”または“Ｌｏｗ”にしてお
く。しかし、初期状態としてビット線を“Ｈｉｇｈ”に
固定した場合、メモリセル部１５０はビット線の“Ｌｏ
ｗ”を検出して書き込むが、比較部１６０のトランジス
タは初期状態で常にオン状態であり、マッチ線１１３を
プリチャージしている期間中、リーク電流が流れて消費
電流が増えてしまう。

【００１２】逆に、初期状態としてビット線を“Ｌｏ
ｗ”に固定する場合は、図１３（ａ）に示すように、メ
モリセル部１５０のパストランジスタ部分をＰチャネル
トランジスタ２０１，２０２とすることにより実現でき
るが、書き込みにかかる時間がＮチャネルトランジスタ
を用いた場合より遅くなるという問題が生じる。

【００１３】また、マッチ線１１３につながるトランジ
スタを１ビット当たり１個にし（Ｎチャネルトランジス
タ３０１）、ビット線からの入力で比較する例も、図１
３（ｂ）に示すような構成で既にある。しかし、この場
合では、ビット線の初期状態を“Ｈｉｇｈ”とすると、
メモリセルの内部ノードで選択されるパスゲート３１
１，３１２のいずれかがスルー状態となり、マッチ線１
１３が著しく不安定な状態になり、余分な消費電力が発
生するという問題がある。

【００１４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高速な比較動
作、低消費電力化、及びチャージシェアリングの回避を
可能にする半導体記憶装置を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、１ビット毎にデータを記憶す
るＮ個のデータ保持回路と、前記データ保持回路内のＮ
ビットデータとＮビット入力データとをビット単位で比
較するＮ個の比較回路と、前記各比較回路の比較結果を
１本のマッチ線上に出力するＮ個のワイヤードオア論理
回路とを有し、前記各比較回路による比較動作後の前記
マッチ線上の電位により、前記データ保持回路内のＮビ
ットデータと前記Ｎビット入力データとの一致、不一致
を判定する半導体記憶装置において、前記各比較回路に
よる比較動作前に、それぞれ前記各ワイヤードオア論理
回路を非活性状態に設定するようにしたことにある。

【００１６】第２の発明の特徴は、上記第１の発明にお
いて、前記各データ保持回路は、第１のビット線より書
き込みデータを取り込む第１のデータ保持部と、第２の
ビット線より書き込みデータを取り込む第２のデータ保
持部とで構成し、前記各比較回路は、電源と出力ノード
との間にそれぞれ直列接続された２組の第１及び第２の
Ｐチャネルトランジスタと第３及び第４のＰチャネルト
ランジスタと、前記出力ノードと接地との間に直列接続
された第１及び第２のＮ−ＭＯＳとを有し、前記第１の
Ｐチャネルトランジスタのゲートに前記第１のデータ保
持部の記憶データを入力し、前記第２のＰチャネルトラ
ンジスタのゲートに前記第１のビット線を接続し、前記
第３のＰチャネルトランジスタのゲートに前記第２のデ
ータ保持部の記憶データを入力し、前記第４のＰチャネ
ルトランジスタのゲートに前記第２のビット線を接続し
て構成し、前記各比較回路の出力ノードの電位に基づい
て、それぞれ前記各ワイヤードオア論理回路の活性／非
活性状態を制御するようにしたことにある。

【００１７】

【発明の実施の形態】以下、本発明に係わるＣＡＭの実
施形態について説明する。

【００１８】図１は、本発明の実施形態に係るＣＡＭの
１ビットの構成を示す回路図である。 このＣＡＭは、
ワード線１とビット線２Ａ，３Ａとの交差箇所に接続さ
れたメモリセル部１０と、比較データ入力線２Ｂ，３Ｂ
の間に接続された比較部２０と、トランジスタ５１から
成るワイヤード・ＯＲ論理部とを備えている。メモリセ
ル部１０は、従来と同じ構成であり、パストランジスタ
（Ｎチャネルトランジスタ）１１，１２と、Ｐチャネル
トランジスタ１３，１４と、Ｎチャネルトランジスタ１
５，１６とで構成されている。

【００１９】比較部２０は、直列に接続された２組のＰ
チャネルトランジスタ２１，２３、２２，２４と、１組
のＮチャネルトランジスタ２５，２６とからなり、ワイ
ヤード・ＯＲ論理部は、比較部２０の出力ノードＮＯＵ
Ｔをゲートに、マッチ線５０をドレインに接続するＮチ
ャネルトランジスタ５１からなる。また、各エントリの
マッチ線５０には初期状態を作るプリチャージトランジ
スタ５２が接続されている。

【００２０】比較部２０を構成するトランジスタ２１
は、メモリセル部１０の内部ノードＮ１がゲートに接続
され、トランジスタ２２はメモリセル部１０の内部ノー
ドＮ２がゲートに接続されている。さらに、トランジス
タ２３及び２５は、比較データ入力線２Ｂがそれぞれの
ゲートに、トランジスタ２４及び２６にはもう一方の比
較データ入力線３Ｂがそれぞれのゲートに接続されてい
る。

【００２１】次に、本実施形態のＣＡＭの動作を図２の
動作波形図を参照しつつ説明する。なお、図中ＣＬＫは
クロック、ＤＦは比較データの有効期間を示している。

【００２２】２本の比較データ入力線２Ｂ，３Ｂの初期
状態は“Ｈｉｇｈ”で、このとき、直列に接続された２
つのＮチャネルトランジタ２５，２６がオンするため、
出力ノードＮＯＵＴは“Ｌｏｗ”である。

【００２３】比較部２０は、メモリセル部１０で保持し
ている内容と比較データ入力線２Ｂまたは３Ｂ上の比較
データとが異なる場合は、２組ある直列に接続されたＰ
チャネルトランジスタ２１，２３、２２，２４のうち一
方の組のトランジスタが共にオンする。例えば、内部ノ
ードＮ１が“Ｈｉｇｈ”、内部ノードＮ２が“Ｌｏｗ”
のときは、トランジスタ２１はオフ、トランジスタ２２
はオンの状態にある。ここで比較データ入力線３Ｂに
“Ｌｏｗ”の信号が入力されると（図２のＰ１）、トラ
ンジスタ２４がオンになり、トランジスタ２６はオフに
なる。そのため、出力ノードＮＯＵＴが“Ｈｉｇｈ”と
なり（図２のＰ２）、トランジスタ５１をオンさせ、マ
ッチ線５０を“Ｌｏｗ”にして不一致を検出する（図２
のＰ３）。

【００２４】逆に、メモリセル部１０が保持している内
容と比較データが一致した場合は、２組ある直列に接続
されたＰチャネルトランジスタのうち２つはオンしな
い。例えば、内部ノードＮ１が“Ｈｉｇｈ”、内部ノー
ドＮ２が“Ｌｏｗ”のとき、トランジスタ２１はオフ、
トランジスタ２２はオンの状態にある。ここで、比較デ
ータ入力線２Ｂに“Ｌｏｗ”、比較データ入力線３Ｂに
“Ｈｉｇｈ”の信号が入力されると、トランジスタ２３
がオンに、トランジスタ２４がオフになる。つまり直列
に接続されたトランジスタ２１と２３またはトランジス
タ２２と２４が同時にオンしないため、出力ノードＮＯ
ＵＴは初期状態の“Ｌｏｗ”のままでＮチャネルトラン
ジスタ５１はオフのままである。全ビットについてこの
状態が起きた場合にのみ、マッチ線５０はプリチャージ
した状態のままであり、一致を検出する。

【００２５】本実施形態のＣＡＭでは、比較データ入力
線２Ｂ，３Ｂの初期状態が“Ｈｉｇｈ”であるため、比
較部２０の出力ノードＮＯＵＴが“Ｌ”レベルで安定し
ている。また、マッチ線５０につながるトランジスタが
１ビット当たり１個（トランジスタ５１）であるため、
チャージシェアリングの問題がなくなる。従来のＣＡＭ
のトランジスタ数が１０個であるのに対し、本実施形態
のＣＡＭは１３個であるが、図３に示すように、実際の
レイアウトパターンの面積は、従来回路６１が４．０×
１１．３［μｍ］であるのが、本実施形態の回路６２で
は４．０×１１．９［μｍ］で高さが０．６［μｍ］増
えたにすぎない。

【００２６】また、ＨＳＰＩＣＥによる３０ビット×６
４エントリのＣＡＭのシミュレーション結果から比較の
速度は、従来回路では１．５２［ｎｓｅｃ］に対して本
実施形態は１．２６［ｎｓｅｃ］と速くなっている。さ
らに消費電力（平均）では従来回路が３６ｍＡであった
のが、本実施形態では３０ｍＡとなり、低消費電力化が
図られている。

【００２７】以下、本発明のＣＡＭの周辺回路を含めて
具体的に説明する。

【００２８】図４は、本発明のＣＡＭのバッファ回路の
構成例を示す回路図であり、図５は、図１のＣＡＭを図
４のバッファ回路で動作させる場合の構成図である。ま
た、図６及び図７はそのときの動作波形図である。

【００２９】まず、図４を用いてＣＡＭのバッファ回路
について説明する。

【００３０】このバッファ回路は、２つのインバータ７
１，７２と２つのＮＡＮＤゲート７３，７４及び２つの
セレクタ７５，７６からなる。図１３（ａ）の従来例と
同様にＣＡＭ内部のメモリセル用のビット線と比較デー
タ入力線を信号線２，３で共通化している。上記第１実
施形態で説明したように、この信号線２，３は初期状態
が“Ｈｉｇｈ”である。すなわち、書き込みイネーブル
信号ＷＥｎと比較イネーブル信号ＣＥｎが共に“Ｌｏ
ｗ”であれば、セレクタ７５の出力は“Ｌｏｗ”とな
り、信号線２，３に出力する２つのＮＡＮＤゲート７
３，７４の出力レベルは“Ｈｉｇｈ”のままである。

【００３１】クロックＣＬＫが“Ｈｉｇｈ”になった期
間で比較イネーブル信号ＣＥｎが“Ｈｉｇｈ”のとき、
セレクタ７６は比較データＣＤを選択する。もし、比較
データＣＤが“Ｈｉｇｈ”であった場合は、ＮＡＮＤゲ
ート７３の出力が“Ｌｏｗ”になり、もう一方のＮＡＮ
Ｄゲート７４の出力は“Ｈｉｇｈ”のままである。逆
に、比較データＣＤが“Ｌｏｗ”の場合は、インバータ
７１を通してＮＡＮＤゲート７４が“Ｌｏｗ”になる。

【００３２】また、クロックＣＬＫが“Ｌｏｗ”になっ
た期間で書き込みイネーブル信号ＷＥｎが“Ｈｉｇｈ”
のときは、インバータ７２を通してＮＡＮＤゲート７４
が“Ｈｉｇｈ”になる。このとき、セレクタ７６は書き
込みデータＷＤを選択しており、これが“Ｈｉｇｈ”で
あった場合はＮＡＮＤゲート７３が“Ｌｏｗ”に、逆に
書き込みデータＷＤが“Ｌｏｗ”の場合はインバータ７
１を通してＮＡＮＤゲート７４が“Ｌｏｗ”になる。

【００３３】このように、書き込み時及び比較時に信号
線２，３うち所望する一方の線を“Ｌｏｗ”にすること
により、比較または書き込みのための信号が生成され
る。

【００３４】次に、図５、図６及び図７を用いて全体的
な動作を説明する。なお、図６は比較動作時の要部波形
図、図７は書き込み動作時の要部波形図である。

【００３５】図５に示す回路は、ビット線２，３に接続
されたＣＡＭ８０（図１のＣＡＭ）と、バッファ９０
（図４のバッファ回路）と、ビット線２，３をプリチャ
ージするプリチャージ回路１００と、マッチ線５０のプ
リチャージトランジスタ５２とを備えている。

【００３６】［比較動作］クロックＣＬＫが“Ｈｉｇ
ｈ”のときに（図６のｔ１）比較イネーブルＣＥｎが
“Ｈｉｇｈ”になると、比較データＣＤが“Ｈｉｇｈ”
ならばビット線２が“Ｌｏｗ”にビット線３は“Ｈｉｇ
ｈ”になる。ＣＡＭのメモリセル部８０の内部ノードＮ
１が“Ｌｏｗ”、内部ノードＮ２が“Ｈｉｇｈ”なら
ば、比較部２０のトランジスタ２１は、内部ノードＮ１
が“Ｌｏｗ”のためオンしており、さらに直列につなが
っているトランジスタ２３がビット線２の“Ｌｏｗ”を
受けてオンする。これによって出力ノードＮＯＵＴが
“Ｈｉｇｈ”となり、マッチ線５０につながるトランジ
スタ５１をオンさせ、マッチ線５０を“Ｌｏｗ”にして
不一致を検出する（図６参照）。

【００３７】逆に、ＣＡＭ８０の内部ノードＮ１が“Ｈ
ｉｇｈ”、内部ノードＮ２が“Ｌｏｗ”ならば、比較ト
ランジスタ２２は“Ｌｏｗ”の内部ノードＮ２でオンし
ているが、それに直列につながっているトランジスタ２
４はビット線３が“Ｈｉｇｈ”のままであるのでオフと
なる。これによって出力ノードＮＯＵＴは“Ｌｏｗ”の
ままとなり、マッチ線５０につながるトランジスタ５１
もオフのままで、マッチ線５０につながる全ビットのト
ランジスタがオフの場合に一致を検出する。なお、この
期間中はビット線プリチャージ信号ＰＲは“Ｈｉｇ
ｈ”、マッチ線プリチャージ信号ＭＰＲは“Ｈｉｇｈ”
になる。

【００３８】［書き込み動作］クロックＣＬＫが“Ｌｏ
ｗ”のときに（図７のｔ２）書き込みイネーブルＷＥｎ
が“Ｈｉｇｈ”になると、書き込みデータＷＤが“Ｈｉ
ｇｈ”ならば、ビット線２が“Ｌｏｗ”に、ビット線３
は“Ｈｉｇｈ”になる。ワード線１が“Ｈｉｇｈ”にな
ると、メモリセル部１０のパストランジスタ１１，１２
がオンする。そのとき、内部ノードＮ１に“Ｈｉｇｈ”
が、内部ノードＮ２に“Ｌｏｗ”が保持される。

【００３９】逆に、書き込みデータＷＤが“Ｌｏｗ”な
らば、ビット線２が“Ｈｉｇｈ”にビット線３は“Ｌｏ
ｗ”になる。パストランジスタ１１，１２がオンになれ
ば、内部ノードＮ１に“Ｌｏｗ”が、内部ノードＮ２に
“Ｈｉｇｈ”が保持される。なお、この期間中はビット
線プリチャージ信号ＰＲは“Ｈｉｇｈ”、マッチ線プリ
チャージ信号ＭＰＲはワイヤドオア トランジスタのリ
ークを押さえるため“ｈｉｇｈ”とする。

【００４０】このように本実施形態では、従来回路と異
なりビット線の初期状態が“Ｈｉｇｈ”であるため、メ
モリセル部のパストランジスタをＰチャネルトランジス
タに換える必要がなく、そのため書き込み動作が遅くな
るという問題が生じない。また、ビット線の読み出しス
タンバイ時及び初期状態においてマッチ線５０につなが
るトランジスタ５１の入力が“Ｌｏｗ”となるため、マ
ッチ線５０の不安定な動作がなくなり、余分な消費電力
が減ることなる。

【００４１】また、マッチ線５０につながるトランジス
タ５１は１ビットにつき１個となるため、従来回路の場
合よりもトランジスタの接合容量による配線容量が減
り、さらにはビット線と比較データ入力線を共用したこ
とで、これらの配線間のカップリングがなくなり、高速
に動作できる。

【００４２】次に、本発明のＣＡＭ及びバッファ回路を
用いた応用例を説明する。

【００４３】図８は、ＢＴＢ（Ｂｒａｎｃｈ Ｔａｒｇ
ｅｔ Ｂｕｆｆｅｒ）を持つＲＩＳＣプロセッサの要部
ブロック図であり、図９はその動作を示すタイムチャー
トである。

【００４４】ＢＴＢ１１０は、コントローラ１３０の制
御によりプログラムカウンタ１２０のアドレスをＣＡＭ
アレイに入力し、内容の一致したエントリにあるＲＡＭ
セルに含まれるターゲットアドレスＴＡＤを出力する。
このときＣＡＭは比較動作を行う。この動作は、プログ
ラムカウンタ１２０が動作する限り毎サイクル行う。

【００４５】もし、一致するエントリが１つもなかった
場合、またはターゲットアドレスに変更が生じた場合、
そのエントリとターゲットアドレスをそれぞれＣＡＭと
ＲＡＭに書き込む必要がある。ＢＴＢの性能を向上させ
るためには、毎サイクルのアクセスと、ＣＡＭでの一致
を検出しなかった値の書き込みを同一サイクルで行うこ
とが必要である。

【００４６】図９に示すのタイムチャートにおいては、
ＢＴＢ１１０はＤステージでプログラムカウンタ１２０
からのアドレスを比較して、ターゲットアドレスを出力
し、Ｂステージでミスを起こした場合のリフィルを行う
ものとする。

【００４７】このとき、例えば、２番目の命令がクロッ
ク３でＢＴＢをアクセスしたにもかかわらず１つも一致
したエントリがない場合はミス信号を出力し（図９のＷ
１）、分岐先アドレスが確定したクロック５のＢステー
ジで（図９のＷ２）、ＢＴＢ１１０のＣＡＭにミスを生
じたプログラムカウンタ１２０のアドレスから得られた
ターゲットアドレスをＲＡＭに書き込む。しかし、クロ
ック５では４番目の命令がＢＴＢ１１０にアクセスす
る。すなわち同一クロックにおいてＣＡＭの比較動作と
書き込み動作が生じることになる。

【００４８】ここで、図５のようなＣＡＭとバッファ回
路の構成を用い、図１０に示すタイミングで動作を行う
ことで、１サイクルで比較と書き込みを実行できる。す
なわち、比較イネープルＣＥｎをアクティブして、クロ
ックＣＬＫの前半でプリチャージＰＲを“Ｌｏｗ”にし
（時刻ｔ１）、比較すべきデータＣＤをバッファ９０に
入力する。

【００４９】比較データＣＤが“Ｈｉｇｈ”ならば、ビ
ット線２が“Ｌｏｗ”にビット線３は“Ｈｉｇｈ”にな
る。ＣＡＭ８０にあるメモリセル部の内部ノードＮ１が
“Ｌｏｗ”、内部ノードＮ２が“Ｈｉｇｈ”ならば、比
較トランジスタ２１が内部ノードＮ１でオンしており、
さらに直列につながっているトランジスタ２３がビット
線２の“Ｌｏｗ”を受けてオンする。これによって出力
ノードＮＯＵＴが“Ｈｉｇｈ”となり、マッチ線５０に
つながるトランジスタ５１をオンさせ、マッチ線５０を
“Ｌｏｗ”にして不一致を検出する。

【００５０】逆に、ＣＡＭ８０の内部ノードＮ１が“Ｈ
ｉｇｈ”、内部ノードＮ２が“Ｌｏｗ”ならば、比較ト
ランジスタ２２が内部ノードＮ２でオンしているが、直
列につながっているトランジスタ２４はビット線３が
“Ｈｉｇｈ”のままであるのでオフとなる。これによっ
て出力ノードＮＯＵＴは“Ｌｏｗ”のままとなり、マッ
チ線５０につながるトランジスタ５１もオフのままであ
る。もし、マッチ線５０につながる全ビットのトランジ
スタ５１がオフならば一致を検出する。

【００５１】次に、クロックＣＬＫの“Ｌｏｗ”の期間
中、書き込みイネーブルＷＥｎを“Ｈｉｇｈ”にする。
このとき、書き込みデータＷＤが“Ｈｉｇｈ”ならばビ
ット線２が“Ｌｏｗ”に、ビット線３は“Ｈｉｇｈ”に
なる。ＣＡＭ８０にあるメモリセルのバストランジスタ
１１，１２がオンすれば、内部ノードＮ１に“Ｈｉｇ
ｈ”が、内部ノードＮ２に“Ｌｏｗ”が保持される。

【００５２】逆に、書き込みデータＷＤが“Ｌｏｗ”な
らばビット線２が“Ｈｉｇｈ”に、ビット線３は“Ｌｏ
ｗ”になる。ＣＡＭ８０にあるメモリセルのパストラン
ジスタ１１，１２がオンになれば、内部ノードＮ１に
“Ｌｏｗ”が、内部ノードＮ２に“Ｈｉｇｈ”が保持さ
れる。

【００５３】このように１サイクルで比較と書き込みの
両方の動作を行うことができる。

【００５４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、各比較回路による比較動作前に、それぞれ各ワイ
ヤードオア論理回路を非活性状態に設定するようにした
ので、例えばビット線の読み出しスタンバイ時や初期状
態においてマッチ線が不安定な状態になることがなくな
り、余分な消費電力が減少する。さらに、従来のＣＡＭ
で問題になっていたチャージシェアリングも回避でき
る。

【００５５】第２の発明によれば、比較回路の入力デー
タ用信号線とデータ保持回路の書き込みデータ用信号線
とをビット線で共用するので、入力データ用信号線と書
き込みデータ用信号線を個別に設けた場合にこれらの信
号線間に生じるカップリングがなくなり、配線が減るば
かりか低消費電力、高速化が可能になる。さらに、マッ
チ線につながる各ワイヤードオア論理回路を１ビット当
たりトランジスタ１個で構成することができるので、配
線容量を減らすことでき、より高速に比較動作を行うこ
とが可能になる。

【００５６】これらの効果により、ＢＴＢのような１サ
イクルで比較と書き込みが必要となるような回路におい
て、低消費電力及び高速化が可能になる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＣＡＭの１ビットの構
成を示す回路図である。

【図２】実施形態のＣＡＭの動作を示す動作波形図であ
る。

【図３】従来と本発明のＣＡＭのレイアウトパターンの
比較図である。

【図４】本発明のＣＡＭのバッファ回路の構成例を示す
回路図である。

【図５】図１のＣＡＭを図４のバッファ回路で動作させ
る場合の構成図である。

【図６】比較動作時の要部波形図である。

【図７】書き込み動作時の要部波形図である。

【図８】本発明の応用例に係るＲＩＳＣプロセッサの要
部ブロック図である。

【図９】図８に関連したタイミングチャートである。

【図１０】図８の装置に本発明を適用した場合のタイミ
ングチャートである。

【図１１】従来のＣＡＭの１ビット構成例を示す回路図
である。

【図１２】図１１に関連したタイミングチャートであ
る。

【図１３】従来の他のＣＡＭの１ビット構成例を示す回
路図である。

【符号の説明】

２，３ ビット線 １０ メモリセル部 ２０ 比較部 ５１ ワイヤード・ＯＲ論理部 ２１〜２４ Ｐチャネルトランジスタ ２５，２６ Ｎチャネルトランジスタ Ｎ１，Ｎ２ メモリセル部１０の内部ノード ＮＯＵＴ 出力ノード

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １ビット毎にデータを記憶するＮ個のデ
   ータ保持回路と、前記データ保持回路内のＮビットデー
   タとＮビット入力データとをビット単位で比較するＮ個
   の比較回路と、前記各比較回路の比較結果を１本のマッ
   チ線上に出力するＮ個のワイヤードオア論理回路とを有
   し、前記各比較回路による比較動作後の前記マッチ線上
   の電位により、前記データ保持回路内のＮビットデータ
   と前記Ｎビット入力データとの一致、不一致を判定する
   半導体記憶装置において、 前記各比較回路による比較動作前に、それぞれ前記各ワ
   イヤードオア論理回路を非活性状態に設定するようにし
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 前記各データ保持回路は、 第１のビット線より書き込みデータを取り込む第１のデ
   ータ保持部と、第２のビット線より書き込みデータを取
   り込む第２のデータ保持部とで構成し、前記各比較回路
   は、 電源と出力ノードとの間にそれぞれ直列接続された２組
   の第１及び第２のＰチャネルトランジスタと第３及び第
   ４のＰチャネルトランジスタと、前記出力ノードと接地
   との間に直列接続された第１及び第２のＮ−ＭＯＳとを
   有し、前記第１のＰチャネルトランジスタのゲートに前
   記第１のデータ保持部の記憶データを入力し、前記第２
   のＰチャネルトランジスタのゲートに前記第１のビット
   線を接続し、前記第３のＰチャネルトランジスタのゲー
   トに前記第２のデータ保持部の記憶データを入力し、前
   記第４のＰチャネルトランジスタのゲートに前記第２の
   ビット線を接続して構成し、 前記各比較回路の出力ノードの電位に基づいて、それぞ
   れ前記各ワイヤードオア論理回路の活性／非活性状態を
   制御するようにしたことを特徴とする請求項１記載の半
   導体記憶装置。