JPH09274796A

JPH09274796A - 半導体装置および半導体システム

Info

Publication number: JPH09274796A
Application number: JP8258961A
Authority: JP
Inventors: Yasuhisa Shimazaki; 靖久島崎; Hideo Maejima; 英雄前島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-08
Filing date: 1996-09-30
Publication date: 1997-10-21

Abstract

(57)【要約】【課題】読み出しと書き込み可能なメモリアレイを含
み、該メモリアレイに対する連続データ書き込みの際の
消費電力を低減することが可能な半導体装置および半導
体システムを提供すること。【解決手段】情報を蓄積するメモリセル１１３がアレ
イ状に配置され、複数の上記メモリセルに接続された複
数のワード線１１１と複数のビット線１１２を有するメ
モリアレイ１１０を具備する半導体装置において、該メ
モリアレイに入力される信号１００ａをビットごとに反
転する反転器１０２ａと、該反転器１０２ａで反転され
た信号１００ｂと非反転信号１００ａのいずれか一方を
選択して出力するセレクタ１０３ａと、該セレクタの前
回の出力を記憶するラッチ１０４と、ビット線の極性反
転数が少なくなるように上記セレクタを制御する判定回
路（論理回路）１０１とを有することを特徴としている
（出力側も類似構成）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、読み出しと書き込
み可能なメモリを含む半導体装置に関わり、特に、デー
タ書き込みの際の消費電力を低減することが可能な半導
体装置および半導体システムに関する。

【０００２】

【従来の技術】近年、ダイナミックランダムアクセスメ
モリに代表されるメモリは、記憶容量の大容量化、読み
出しスピードの高速化が進んでいる。そのような状況に
おいて、大容量化に伴う消費電力の増大がチップのパッ
ケージングやバッテリ駆動時のバッテリ持続時間の点で
大きな問題となってきている。消費電力を低減するため
の従来技術としては、例えば、「１９９４アイ・イー
・イー・イーシンポジウムオンローパワーエ
レクトロニクスダイジェストオブテクニカルペ
ーパーズ、８４頁から８７頁(1994 IEEE SYMPOSIUM on
LOW POWER ELECTRONICS, DIGEST of TECHNICAL PAPER
S, pp.84-87)」、特開平２−３１０７６２号公報、特開
平６−１６１６２０号公報などに記載されている方法が
ある。

【０００３】

【発明が解決しようとする課題】半導体メモリの消費電
力を低減するための効果的なものとして、メモリセルへ
のデータの入出力を行うビット線の低電力化が考えられ
る。一般に、ビット線は寄生容量が非常に大きく、また
その本数も多いことから、非常に多くの電力を消費して
いる。そこで、メモリからのデータ読み出しあるいは書
き込み動作時にビット線の電圧振幅を下げることによっ
て低消費電力化をはかる方法が用いられている。しかし
このビット線の電圧振幅を下げる方法では、メモリに対
するデータ書き込みの場合は、データの書き込み不良を
引き起こす可能性があるという新たな問題が生じる。

【０００４】また、従来の半導体メモリにおいては、同
一のビット線に接続された複数のメモリセルへのデータ
の連続的なデータ書き込みを行う場合、書き込みの都度
ビット線に様々なパターンのデータが出力され、最悪の
場合には、ビット線が毎回「１」と「０」間を論理遷移
し大きな電力を消費してしまうという問題があった。上
記従来文献に記載されたものは、データ伝送時のビット
の論理遷移を極力少なくして電力消費の削減を図ったも
のであり、半導体メモリにおける電力消費の削減につい
ては考慮されていなかった。さらに、通常の半導体メモ
リは、書き込み動作後の読み出し動作の誤動作防止や高
速化のため、書き込みもしくは読み出し動作後にビット
線を一定電位までプリチャージするよう構成されてお
り、どのようなデータがビット線に出力されようとも必
ず電力を消費していた。そこで本発明の目的は、上記の
問題を解決し、読み出しと書き込み可能なメモリアレイ
を含む半導体装置に関し、メモリアレイへの連続データ
書き込みの際の消費電力を低減することが可能な半導体
装置および半導体システムを提供することにある。

【０００５】

【課題を解決するための手段】本発明の半導体装置は、
上記目的を達成するために、情報を蓄積するメモリセル
（１１３）がアレイ状に配置され、複数の上記メモリセ
ル（１１３）に接続された複数のワード線（１１１）と
複数のビット線（１１２）を有するメモリアレイ（１１
０）を具備する半導体装置において、メモリアレイ（１
１０）に入力される信号（１００ａ）をビットごとに反
転する反転回路（反転器１０２ａ）と、該反転回路（反
転器１０２ａ）で反転された信号（１００ｂ）と非反転
信号（１００ａ）のいずれか一方を選択して出力する選
択回路（セレクタ１０３ａ）と、該選択回路（セレクタ
１０３ａ）の前回の出力を記憶する記憶回路（ラッチ１
０４）と、ビット線（１１２）の極性反転数が少なくな
るように選択回路（セレクタ１０３ａ）を制御する論理
回路（判定回路１０１）とを有することを特徴としてい
る（図１参照）。

【０００６】また、論理回路（判定回路１０１）は、選
択回路（セレクタ１０３ａ）の入力信号（１００ａ）と
記憶回路（ラッチ１０４）の出力信号（１０６ｂ）との
排他的論理和（一致判定回路２００）をとり、その出力
における”１”の数と”０”の数の多数決判定（２０
１）を行うものであることを特徴としている（図２参
照）。また、ビット線（１１２）に出力される信号が反
転信号であるか非反転信号であるかを判別する信号を記
憶するための手段（ステータスビット１１４）を特定の
単位（例えばワード線）毎に有することを特徴としてい
る（図３参照）。

【０００７】さらに、ビット線（１１２）に出力される
信号が反転信号であるか非反転信号であるかを判別する
信号は、半導体装置の外部から入力される信号（ステー
タス信号７００）と論理回路（判定回路１０１）からの
出力信号（１０７）との排他的論理和（７０１）の出力
であることを特徴としている（図７参照）。また、メモ
リアレイ（１１０）から読み出した信号をビットごとに
反転する回路（反転器１０２ｂ）と、反転した信号（１
３０ｂ）と非反転信号（１３０ａ）とのいずれか一方を
選択して出力する選択回路（セレクタ１０３ｂ）と、メ
モリアレイ（１１０）から読み出した信号が反転信号で
あるか非反転信号であるかを判別する信号（１３３）に
て選択回路（セレクタ１０３ｂ）を制御することを特徴
としている（図１参照）。

【０００８】また、メモリアレイ（１１０）から読み出
した信号をビットごとに反転する反転回路（反転器１０
２ｂ）と、該反転回路（反転器１０２ｂ）で反転された
信号（１３０ｂ）と非反転信号（１３０ａ）のいずれか
一方を選択して出力する選択回路（セレクタ１０３ｂ）
と、メモリアレイ（１１０）から外部に出力する信号の
極性反転数が少なくなるように制御する制御回路（８０
０）と、該制御回路（８００）の出力信号（８０１）と
メモリアレイから読み出した信号が反転信号であるか非
反転信号であるかを判別する信号（１３３）との排他的
論理和（８０２）の出力を半導体装置の外部に出力する
手段（出力バッファ８０３）を有することを特徴として
いる（図８参照）。

【０００９】また、本発明の半導体装置は、上記目的を
達成するために、情報を蓄積するメモリセル（１１３）
がアレイ状に配置され、複数のメモリセルに接続された
複数のワード線（１１１）と複数のビット線（１１２）
を有するメモリアレイ（１１０）を具備し、ビット線
（１１２）に信号が出力された後にビット線を一定電位
まで充電あるいは放電する回路を具備する半導体装置に
おいて、メモリアレイ（１１０）に対して連続的なデー
タの書き込み要求が発生した場合は、上記充電あるいは
放電回路を動作させないように制御する手段（連続書き
込み制御信号１４４，論理和回路など）を有することを
特徴としている（図３，図４，図８，図１１，図１２参
照）。

【００１０】また、メモリアレイ（１１０）の外部で生
成された連続的なデータの書き込み要求をメモリアレイ
（１１０）に伝送する手段（連続書き込み制御信号１４
４）を有することを特徴としている（図３，図４，図
８，図１１，図１２参照）。さらに、本発明の半導体シ
ステムは、メモリアレイを含む半導体装置（９００）
と、半導体論理回路（論理モジュール９０１）と、それ
らを結合するデータバス（バス９０２）と、半導体装置
（９００）と半導体論理回路（論理モジュール９０１）
との間でデータバス（バス９０２）を介してデータ転送
する際にデータバス上の信号の極性反転数が少なくなる
ように制御する制御回路と、データバス上に出力された
信号が反転信号であるか非反転信号であるかを判別する
ための信号を伝送する手段を具備する半導体システムに
おいて、データの連続伝送の際には各データに付随する
反転信号であるか非反転信号であるかを判別するための
信号（ステータス信号）を、上記データバスを介して、
データの連続伝送の最初あるいは最後に伝送することを
特徴としている（図９および図１０参照）。

【００１１】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。図１は本発明の一実施例を示すブ
ロック図である。同図において、１００ａは他の論理モ
ジュールより出力され本メモリに入力される入力データ
である。１０２ａは入力データ１００ａを入力として各
ビットの極性反転信号を出力する反転器、１０３ａは入
力データ１００ａあるいは反転器１０２ａの出力１００
ｂを選択し出力するセレクタ、１０４はセレクタ１０３
ａの前回の出力信号１０６ａを保持するラッチ、１０１
は入力データ１００ａとラッチ１０４の出力信号の対応
する各ビットを比較した結果を出力する判定回路であ
る。セレクタ１０３ａは判定回路１０１の出力信号１０
７により制御される。１０５は、セレクタ１０３ａの出
力信号と判定回路１０１の出力信号１０７を増幅してメ
モリアレイ１１０に出力するライトアンプ回路である。

【００１２】また、１２０はビット線１１２を電源電圧
までプリチャージするプリチャージ回路である。１２１
はメモリアレイ１１０から読み出されたデータを増幅し
て出力するセンスアンプ回路である。１３０ａおよび１
３３はセンスアンプ回路１２１からの出力信号である。
１０２ｂはセンスアンプ出力信号１３０ａを入力として
各ビットの極性反転信号を出力する反転器、１０３ｂは
センスアンプ出力信号１３０ａあるいは反転器１０２ｂ
の出力信号のいずれか一方を選択して出力するセレク
タ、１３１はセレクタ出力信号をメモリ外部に出力する
出力バッファである。さらに、１５０はデータをメモリ
外部へ出力するための回路群（前述の反転器１０２ｂ，
セレクタ１０３ｂ，出力バッファ１３１など）からなる
出力回路であり、１５１はデータを外部からメモリ内へ
入力するための回路群（前述の判定回路１０１，反転器
１０２ａ，セレクタ１０３ａ，ラッチ１０４など）から
なる入力回路である。１６０はＸデコーダであり、外部
から入力されるアドレス１６１をデコードしてメモリア
レイ１１０に出力する。１６５はＹデコーダであり、ア
ドレス１６１をデコードしてカラムセレクタ１６４を制
御し、メモリアレイ１１０のビット線とライトアンプ回
路１０５／センスアンプ回路１２１を選択的に接続す
る。カラムセレクタ１６４の具体的構成例を図１３に示
す。なお、カラムセレクタ１６４は周知の構成であり本
発明と直接関係がないため、簡単のために以下の説明で
は省略する。１６２は制御回路であり、外部から入力さ
れる制御信号１６３に従いメモリ全体の動作を制御す
る。

【００１３】本発明をよりわかりやすく説明するため
に、本発明の半導体装置のより詳細な実施例を図１１に
示す。同図において、入力データ１００ａは３２ビット
で構成されている。セレクタ１０３ａは、判定回路１０
１からのセレクト信号１０７が”０”のとき入力データ
１００ａをそのまま出力し、”１”のとき反転器１０２
ａからの反転出力信号１００ｂを出力する。ラッチ１０
４はセレクタ１０３ａの前回の出力信号１０６ａをラッ
チ制御信号１４０により保持している。判定回路１０１
は、入力データ１００ａとラッチ１０４に保持されてい
る前回のセレクタ出力信号であるラッチ信号１０６ｂの
対応する各ビットとを比較し、その結果、論理値の異な
るビット数が１７ビット以上の時にセレクト信号とし
て”１”を出力し、それ以外のときはセレクト信号とし
て”０”を出力する。

【００１４】ライトアンプ回路１０５は、セレクタ１０
３ａの出力信号１０６ａおよびセレクト信号１０７をラ
イトアンプ制御信号１４１で制御されるタイミングでビ
ット線１１２に出力する。特に、セレクト信号１０７
は、ステータスビット１１４に接続されたビット線に対
して出力される。メモリアレイ１１０は、複数のメモリ
セル１１３、複数のワード線１１１、複数のビット線１
１２で構成されている。破線で示されるステータスビッ
ト１１４は、セレクト信号１０７を格納するためのもの
であり、データ３２ビットに対して１ビット用意されて
いる。

【００１５】プリチャージ回路１２０は、信号１４２
が”０”の期間にビット線１１２を電源電圧までプリチ
ャージするように設計されている。センスアンプ回路１
２１は、センスアンプ制御信号１４５が”１”になった
時点でビット線１１２に出力されているデータを増幅し
出力する。センスアンプ回路１２１からの出力信号であ
る１３０ａ，１３３は、それぞれ３２ビット，１ビット
で構成されている。特に、１３３はステータスビット１
１４から読み出した信号を示している。セレクタ１０３
ｂは、信号１３３が”０”のときセンスアンプ出力信号
１３０ａを出力し、信号１３３が”１”のとき反転器１
０２ｂの出力信号１３０ｂを出力する。出力バッファ１
３１はセレクタ１０３ｂからの出力を出力バッファ制御
信号１４６で制御されるタイミングで外部に出力する。

【００１６】ここで、判定回路１０１の一具体例を図２
に示す。同図において、２００は３２個の排他的論理和
回路２０２で構成され、入力データ１００ａとラッチ信
号１０６ｂの対応する各ビット同士で排他的論理和をと
る一致判定回路であり、２０１は、一致判定回路２００
の各出力ビットのうち”１”となるビット数が１７ビッ
ト以上のとき”１”を、１６ビット以下のとき”０”を
出力する多数決回路であり、この多数決回路２０１から
の出力がセレクト信号１０７に相当する。

【００１７】次に、本実施例における全体の動作を図
３、図４、図５、図６、図１１および図１２を用いて詳
細に説明する。今、外部の論理モジュール（ＣＰＵな
ど）からメモリアレイに対する連続書き込み要求が発生
した状態で、１サイクル目のデータ”００００００００
ｈ”の書き込みが終了し次のサイクルで次データの書き
込みを行なおうとしている状況を想定する。図３の場
合、入力データ１００ａとして次データ”ＦＦＦＦＦＦ
ＦＦｈ”が与えられ、メモリに対して書き込みが行なわ
れようとしているとする。直前のサイクルでビット線に
出力されたデータがセレクタ１０３ａから出力されてい
る期間中に立ち上がるよう決められているラッチ制御信
号１４０が、図５に示すタイミングで立ち上がると、直
前のサイクルのセレクタ１０３ａの出力データ”０００
０００００ｈ”がラッチ１０４に取り込まれる。この場
合、判定回路１０１には、入力データ１００ａ”ＦＦＦ
ＦＦＦＦＦｈ”とラッチ信号１０６ｂ”０００００００
０ｈ”が入力されるため３２ビット全ての排他的論理和
が”１”になり、従って”１”となるビット数は１７ビ
ット以上であるから、セレクト信号１０７として”１”
が出力される。

【００１８】一方、セレクタ１０３ａには入力データ１
００ａ”ＦＦＦＦＦＦＦＦｈ”とその極性反転信号１０
０ｂ”００００００００ｈ”が入力されているが、上述
したようにセレクト信号１０７が”１”であるため極性
反転信号１００ｂ”００００００００ｈ”側が選択され
出力される。

【００１９】その後、ライトアンプ制御信号１４１が図
５に示すタイミングで立ち上がると、ライトアンプ回路
１０５は、セレクタ出力信号１０６ａおよびセレクト信
号１０７をビット線１１２に対して出力する。その後、
メモリアレイ１１０中のワード線１１１が１本だけ立ち
上がり、そのワード線に接続されているメモリセル１１
３にビット線１１２上のデータが書き込まれる。つま
り、今の場合、メモリ中には入力データ”ＦＦＦＦＦＦ
ＦＦｈ”ではなくその反転信号”００００００００ｈ”
と、セレクト信号”１”が書き込まれることになる。

【００２０】さらに、図３に示すメモリは、書き込み動
作完了後速やかにビット線１１２をプリチャージ回路１
２０にて電源電圧までプリチャージするように構成され
ているが、連続書き込み要求発生時は”１”になるよう
決められている連続書き込み制御信号１４４のため、プ
リチャージ回路１２０はその動作を行なわず、ビット線
１１２はプリチャージされない。この時、ビット線１１
２の様子を観察すると、直前のサイクルでの書き込み動
作でビット線上に現われるデータと、現在のサイクルで
の書き込み動作でビット線上に現われるデータとが同
じ”００００００００ｈ”であるため、ビット線１１２
の遷移は起こらないことがわかる。

【００２１】次に、図４に示すように、入力データ１０
０ａとして”ＦＦＦＦ００００ｈ”を入力してメモリア
レイ１１０に書き込む場合を考える。図３の場合と同様
に、ラッチ制御信号１４０が図６に示すタイミングで立
ち上がると、その時点でセレクタ１０３ａから出力され
ている前回のデータ”００００００００ｈ”がラッチ１
０４に取り込まれる。判定回路１０１には、入力データ
１００ａ”ＦＦＦＦ００００ｈ”とラッチ信号１０６
ｂ”００００００００ｈ”が入力されるが、両データの
各ビットを比較した結果、論理値の異なるビット数が１
６（＝３２／２）ビット，すなわち１６ビット以下であ
るためセレクト信号１０７として”０”が出力される。
従って、セレクタ１０３ａにおいては非反転側信号、つ
まり入力データ１００ａ”ＦＦＦＦ００００ｈ”そのも
のが選択され出力される。

【００２２】その後、ライトアンプ制御信号が図６に示
すタイミングで立ち上がると、図３の場合と同様に、セ
レクタ１０３ａの出力信号１０６ａおよびセレクト信号
１０７がライトアンプ回路１０５を介してビット線１１
２に出力される。また、図３の場合と同様に、連続書き
込み制御信号１４４が”１”であるため、この書き込み
動作時にはビット線はプリチャージされない。この場
合、ビット線１１２を観察すると、１サイクル前にビッ
ト線に出力されメモリセルに書き込まれたデータが”０
０００００００ｈ”であり、たった今ライトアンプ回路
１０５からビット線に出力されたデータが”ＦＦＦＦ０
０００ｈ”であるため、ビット線１１２の遷移は１６ビ
ットだけ起こることがわかる。

【００２３】次に、図３および図４の構成でメモリに書
き込まれたデータを読み出す際の動作について、図１１
を用いて説明する。外部の論理モジュール（ＣＰＵ）か
らメモリアレイ１１０に対する読み出し要求が発生する
と、読み出しアドレスに対応したメモリアレイ１１０中
のワード線１１１が１本だけ立ち上がり、そのワード線
に接続されているメモリセル１１３から読み出されたデ
ータがビット線１１２に出力される。その後、ビット線
１１２上のデータが有意になった後で立ち上がるよう決
められているセンスアンプ制御信号１４５が立ち上がる
と、ビット線１１２上のデータはセンスアンプ１２１で
増幅されて出力回路１５０に送られる。

【００２４】出力回路１５０において、セレクタ１０３
ｂはセンスアンプ出力１３０ａと反転器１０２ｂで反転
された極性反転信号１３０ｂのうち、ステータスビット
１１４から読み出された信号１３３の値に従って一方を
選択して出力する。すなわち、信号１３３が”１”であ
る場合は信号１３０ｂを、信号１３３が”０”である場
合は信号１３０ａを選択して出力バッファ１３１に出力
する。その後、出力バッファ制御信号１４６が決められ
たタイミングで立ち上がると、出力バッファ１３１はセ
レクタ出力を出力データ１３２としてメモリ外部に出力
する。メモリ書き込みの際にデータを反転して書き込ん
だかどうかはステータスビット１１４に記憶されてお
り、データを読み出す際にステータスビット１１４の値
に従って反転もしくは非反転してデータ出力を行なって
いるため、メモリ外部の論理モジュール（ＣＰＵなど）
に対しては何の問題も発生しない。

【００２５】本実施例によれば、メモリに対するデータ
連続書き込みの際のビット線の論理遷移数をデータの全
ビット数の半分以下、つまり全ビット数３２ビットの場
合に１６ビット以下にすることが可能となる。この場
合、ビット線の充放電が起こるビット数も１６ビット以
下になるため、ビット線１１２で消費される電力を従来
の半分以下にすることができる。図１２に示すように、
通常、ビット線の寄生容量１２００は非常に大きく、ビ
ット線における消費電力がメモリ全体の消費電力の多く
を占めているため、本実施例によりメモリ全体の消費電
力を大きく低減することが可能となる。また本実施例で
は、メモリに対するデータ書き込みの際ビット線の電圧
振幅を下げるものでないため、データの書き込み不良に
対する耐性も高い。

【００２６】図７は本発明の他の実施例である。同図に
おいて、ステータス信号７００は、メモリに入力される
データが予め反転されているか反転されていないかを判
別するための信号で、メモリ外部のモジュールからメモ
リに入力される。７０１はセレクト信号１０７とステー
タス信号７００の排他的論理和をとるための論理ゲート
である。入力データ１００ａが反転信号の場合、ステー
タス信号７００は”１”となり、入力データ１００ａが
非反転信号の場合、ステータス信号７００は”０”とな
るように決められている。

【００２７】以上のように構成することにより、例えば
入力データ１００ａがメモリ外部のモジュールにより予
め反転された状態でメモリに入力され、かつセレクト信
号１０７が”１”となりセレクタ出力１０６ａとして反
転信号１００ｂ側が選択された場合は、排他的論理和７
０１の出力が”０”となりそれがステータスビット１１
４に書き込まれるため、メモリセル１１３に書き込まれ
るデータが非反転状態であることが判別できる。つま
り、入力データ１００ａが反転あるいは非反転どちらの
状態であろうとも、またセレクタ１０３ａにて反転側あ
るいは非反転側どちらが選択されようとも、メモリセル
１１３に書き込まれるデータが反転状態であるかあるい
は非反転状態であるかはステータスビット１１４に書き
込まれた情報にて正しく判別できるということになる。

【００２８】図８は本発明の他の実施例である。同図に
おいて、８１０は複数の信号線からなるデータバス、８
１１はデータバス上の信号が反転状態であるかあるいは
非反転状態であるかを判別するための信号を伝達するた
めのステータスバス、８００はデータバス８１０の論理
遷移を少なくするようセレクタ１０３ｂを制御するため
の制御回路、８０１は制御回路８００からセレクタ１０
３ｂに与えられる制御信号、８０２は信号１３３と信号
８０１の排他的論理和をとるための論理ゲート、８０３
はセレクタ１０３ｂ出力と排他的論理和８０２出力をそ
れぞれデータバス８１０とステータスバス８１１に出力
するための出力バッファである。制御回路８００は、デ
ータバス８１０の信号とセンスアンプ１２１の出力信号
１３０ａを入力し、データバス８１０の論理遷移が少な
くなるようにセンスアンプ出力信号１３０ａあるいはそ
の反転信号１３０ｂのいずれか一方を選択させるための
制御信号８０１をセレクタ１０３ｂに出力するよう構成
されている。

【００２９】以上のように構成することにより、例え
ば、信号１３３が”１”でメモリセルから読みだしたデ
ータが反転状態であることを示しており、かつ、制御回
路８００の出力信号８０１が”１”でセレクタ１０３ｂ
の出力信号として反転信号１３０ｂ側が選択された場合
は、排他的論理和８０２の出力が”０”となりそれがス
テータスバス８１１に出力されるため、データバス８１
０に出力されるデータが非反転状態であることが判別で
きる。つまり、センスアンプ出力信号１３０ａが反転あ
るいは非反転どちらの状態であろうとも、またセレクタ
１０３ｂで反転側あるいは非反転側どちらが選択されよ
うとも、データバス８１０に出力されるデータが反転状
態であるか非反転状態であるかはステータスバス８１１
に出力される情報により正確に判別できる。

【００３０】図８の実施例は、メモリアレイを含む半導
体装置と外部の論理モジュール（ＣＰＵなど）とをデー
タバスと専用のステータスバスで接続し、データバスで
データを転送するとともに、同時にそのデータが反転状
態であるか非反転状態であるかを表すステータス信号を
ステータスバスで転送するようにしたものであるが、次
に、専用のステータスバスを不要にした実施例を示す。
図９は、前述したような半導体装置を用いた半導体シス
テムの実施例である。同図において、９００はメモリア
レイを含む前述した半導体装置、９０１はＣＰＵなどの
論理モジュール（半導体論理回路）、９０２は半導体装
置９００と論理モジュール９０１との間を接続しアドレ
スおよびデータのやり取りを行うバス（３２ビット）、
９０３は半導体装置９００中のメモリアレイに対する連
続読み出し要求である。

【００３１】次に本半導体システムの動作を説明する。
論理モジュール９０１から半導体装置９００に対して連
続読み出し要求９０３が送られると、半導体装置９００
は決められた数のデータを連続的に論理モジュール９０
１に対して転送する。半導体装置９００はデータを反転
あるいは非反転して出力することが可能であり、出力デ
ータが反転データか非反転データかを示すステータス信
号も出力可能である。今、論理モジュール９０１から半
導体装置９００に対して８個の連続データ読み出し要求
が発生したとする。

【００３２】最初に、半導体装置９００は３２ビットバ
ス９０２中の８ビットを用いて、これから転送する８個
のデータがそれぞれ反転データであるか非反転データで
あるかを示すステータス信号を論理モジュール９０１に
送る。その後、半導体装置９００は指定された８個のデ
ータをバス９０２を用いて連続的に論理モジュール９０
１に送る。論理モジュール９０１側では最初に送られて
きた８ビットのステータス信号を用いて８個のデータを
反転あるいは非反転処理して使用する。

【００３３】図１０は８個の連続データ読み出しの際の
バス９０２の信号波形を示している。図１０に示した例
では、最初に半導体装置９００から論理モジュール９０
１に対してステータス信号”Ｆ０ｈ”が送られており、
その後に転送される第１、第２、第３、第４データは非
反転データであり、第５、第６、第７、第８データは反
転データであることを表している。以上説明したデータ
転送方式を、本発明による半導体装置を用いた半導体シ
ステムに適用することにより、ステータス信号を論理モ
ジュール９０１に伝えるための特別の信号線を設ける必
要がなくなるため、省面積に効果がある。上の例では半
導体装置９００から論理モジュール９０１に連続的にデ
ータを転送する場合を示したが、その逆に論理モジュー
ル９０１から半導体装置９００に対して連続的にデータ
を転送する場合でも本方式が同様の効果を発揮すること
は言うまでもない。

【００３４】以上説明した動作は、特定の半導体装置だ
けではなく、読み出しと書き込み可能なメモリを含む全
ての半導体装置に適用可能なことは言うまでもない。ま
た、上記実施例では、データ幅が３２ビットの場合につ
いて説明したが、他のビット数においても、図１１の各
ブロックのビット数を増減した構成により同様の効果を
期待することができる。

【００３５】本実施例によると、反転回路で反転された
信号と非反転信号のいずれか一方を選択して出力する選
択回路を制御してビット線の極性反転数が少なくなるよ
うにしているため、消費電力を削減することができる。
また、ビット線に出力される信号が反転信号であるか非
反転信号であるかを判別する信号を記憶するための手段
を特定の単位（例えばワード線）毎に設けたことによっ
て、ワード毎に反転／非反転を制御することができ消費
電力削減をきめ細かに実施できる。また、反転信号であ
るか非反転信号であるかを判別する信号を半導体装置の
外部から入力される信号と論理回路からの出力信号との
排他的論理和出力で生成することにより、外部からの信
号で反転制御を行うことが可能になる。また、同様の信
号反転制御をメモリアレイの出力側でも行うことによ
り、メモリアレイの入力側／出力側両方でビット信号の
極性反転数を少なくして消費電力を削減することができ
る。

【００３６】さらに、連続データ書き込み制御時にはプ
リチャージ回路を動作させないようにすることにより、
プリチャージに起因する電力消費を削減することができ
る。また、以上のような半導体装置とＣＰＵなどの論理
モジュールとの間のデータ転送をデータバスを介して行
う場合に、データ連続伝送の際に各データに付随する反
転／非反転の判別のための信号をデータの最初か最後に
伝送するようすることにより、反転／非反転信号伝送用
の専用のステータスバスが不要になり、半導体システム
を小面積化することが可能になる。

【００３７】

【発明の効果】以上に詳述したごとく、本発明によれ
ば、連続データ書き込みの際にメモリアレイ内のビット
線の論理遷移を低減することにより、消費電力の低減が
可能な半導体装置および半導体システムを得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示すブロック
図である。

【図２】図１における判定回路１０１の一具体例を示す
ＬＳＩ回路構成のブロック図である。

【図３】図１に示す本発明の一実施例の動作を説明する
ための図である。

【図４】図１に示す本発明の一実施例の動作を説明する
ための図である。

【図５】図３の動作タイミングを示す図である。

【図６】図４の動作タイミングを示す図である。

【図７】本発明の他の実施例を示す図である。

【図８】本発明の他の実施例を示す図である。

【図９】本発明による半導体装置を用いた半導体システ
ムの一実施例を示す図である。

【図１０】図９に示すバスの波形図である。

【図１１】図３および図４において、出力回路をより詳
細に示すブロック図である。

【図１２】本発明の一実施例を示すＬＳＩ回路構成の詳
細なブロック図である。

【図１３】カラムセレクタの具体的構成例を示す図であ
る。

【符号の説明】

１００ａ：入力データ、１０１：判定回路、１０２ａ，１０２ｂ：反転器、１０３ａ，１０３ｂ：セレクタ、１０４：ラッチ、１０５：ライトアンプ回路、１０７：セレクト信号、１１０：メモリアレイ、１１１：ワード線、１１２：ビット線、１１３：メモリセル、１１４：ステータスビット、１２０：プリチャージ回路、１２１：センスアンプ回路、１３１：出力バッファ、１５０：出力回路、１５１：入力回路、１６０：Ｘデコーダ、１６２：制御回路、１６４：カラムセレクタ、１６３：制御信号、１６５：Ｙデコーダ、２００：一致判定回路、２０１：多数決回路８００：制御回路、８０２：排他的論理和８０３：出力バッファ、８１０：データバス、８１１：ステータスバス、９００：半導体装置、９０１：論理モジュール（ＣＰＵなどの半導体論理回
路）、９０２：バス、９０３：連続読み出し要求

Claims

【特許請求の範囲】

【請求項１】情報を蓄積するメモリセルがアレイ状に
配置され、複数の上記メモリセルに接続された複数のワ
ード線と複数のビット線を有するメモリアレイを具備す
る半導体装置において、上記メモリアレイに入力される信号をビットごとに反転
する反転回路と、該反転回路で反転された信号と非反転
信号のいずれか一方を選択して出力する選択回路と、該
選択回路の前回の出力を記憶する記憶回路と、上記ビッ
ト線の極性反転数が少なくなるように上記選択回路を制
御する論理回路とを有することを特徴とする半導体装
置。
【請求項２】請求項１に記載の半導体装置において、上記論理回路は、上記選択回路の入力信号と上記記憶回
路の出力信号との排他的論理和をとり、その出力におけ
る”１”の数と”０”の数の多数決判定を行うものであ
ることを特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、上記ビット線に出力される信号が反転信号であるか非反
転信号であるかを判別する信号を記憶するための手段を
有することを特徴とする半導体装置。
【請求項４】請求項１に記載の半導体装置において、上記ビット線に出力される信号が反転信号であるか非反
転信号であるかを判別する信号は、上記半導体装置の外
部から入力される信号と上記論理回路からの出力信号と
の排他的論理和出力であることを特徴とする半導体装
置。
【請求項５】請求項１に記載の半導体装置において、上記メモリアレイから読み出した信号をビットごとに反
転する反転回路と、反転した信号と非反転信号のいずれ
か一方を選択して出力する選択回路と、上記メモリアレ
イから読み出した信号が反転信号であるか非反転信号で
あるかを判別する信号にて上記選択回路を制御すること
を特徴とする半導体装置。
【請求項６】請求項１に記載の半導体装置において、上記メモリアレイから読み出した信号をビットごとに反
転する反転回路と、該反転回路で反転された信号と非反
転信号のいずれか一方を選択して出力する選択回路と、
上記メモリアレイから外部に出力する信号の極性反転数
が少なくなるように制御する制御回路と、該制御回路の
出力信号と上記メモリアレイから読み出した信号が反転
信号であるか非反転信号であるかを判別する信号との排
他的論理和出力を上記アレイメモリの外部に出力する手
段を有することを特徴とする半導体装置。
【請求項７】情報を蓄積するメモリセルがアレイ状に
配置され、複数の上記メモリセルに接続された複数のワ
ード線と複数のビット線を有するメモリアレイを具備
し、上記ビット線に信号が出力された後にビット線を一
定電位まで充電あるいは放電する回路を具備する半導体
装置において、上記メモリアレイに対して連続的なデータの書き込み要
求が発生した場合は、上記充電あるいは放電回路を動作
させないように制御する手段を有することを特徴とする
半導体装置。
【請求項８】請求項７に記載の半導体装置において、上記メモリアレイの外部で生成された連続的なデータの
書き込み要求を上記メモリアレイに伝達する手段を有す
ることを特徴とする半導体装置。
【請求項９】半導体装置と、半導体論理回路と、およ
びそれらを結合するデータバスと、上記半導体装置と上
記半導体論理回路との間で上記バスを介してデータ転送
する際にデータバス上の信号の極性反転数が少なくなる
ように制御する制御回路と、データバス上に出力された
信号が反転信号であるか非反転信号であるかを判別する
ための信号を伝送する手段を具備する半導体システムに
おいて、データの連続伝送の際には各データに付随する反転信号
であるか非反転信号であるかを判別するための信号を、
上記データバスを介して、データの連続伝送の最初ある
いは最後に伝送することを特徴とする半導体システム。