JP2009238256A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ転送時の電流消費を低減するとともに、フラグデータと本データとの同期を容易にする。
【解決手段】半導体記憶装置は、Ｎビットのｍ番目の第１のデータとＮビットの（ｍ＋１）番目の第２のデータとを比較する第１の排他的論理和回路と、この第１の排他的論理和回路の比較結果により、第１及び第２のデータの不一致がＮ／２以上である場合に第２のデータを反転するフラグデータを発生させ、第１及び第２のデータの不一致がＮ／２より少ない場合に第２のデータを非反転するフラグデータを発生させる多数決回路と、フラグデータに基づいて第２のデータを反転又は非反転する第２の排他的論理和回路と、多数決回路で発生したフラグデータを格納するシフトレジスタと、反転又は非反転した第２のデータとフラグデータとをまとめてシリアルに出力するためのパッドとを具備する。
【選択図】 図１

Description

本発明は、データバス上のデータを本来のデータパターンから変換する回路を備えた半導体記憶装置に関する。

従来の不揮発性半導体記憶装置におけるデータ転送では、データバス上のデータはそのままのパターンでＩＯパッドから出力される。この従来の方法では、まとまったビットのデータがＡＬＬ“０”からＡＬＬ“１”、ＡＬＬ“１“からＡＬＬ“０”であった場合でも、そのままのパターンで伝送しているため、電流消費の増大をもたらしてきた。これを解決するための方法として、データインバート技術が知られている。このデータインバート技術は、論理回路が反転する際の遷移回数を低減できる。

しかしながら、従来のデータインバート技術を用いたデータ転送では、実データを出力させるためのパッドとは別に、フラグデータを出力させるためのパッドを設ける必要があった（例えば、特許文献１参照）。また、フラグデータ出力用のパッドとしてリードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥの出力用パッドを利用する場合もあるが、この場合は、フラグデータとこれらの信号ＲＥ、ＷＥとの間で出力のタイミングを図ることが困難であった。
特開２００４−１３３９６１号公報

本発明は、データ転送時の電流消費を低減するとともに、フラグデータと本データとの同期を容易にすることが可能な半導体記憶装置を提供する。

本発明の一態様による半導体記憶装置は、Ｎビットのｍ番目の第１のデータとＮビットの（ｍ＋１）番目の第２のデータとを比較する第１の排他的論理和回路と、前記第１の排他的論理和回路の比較結果により、前記第１及び第２のデータの不一致がＮ／２以上である場合に前記第２のデータを反転するフラグデータを発生させ、前記第１及び第２のデータの不一致がＮ／２より少ない場合に前記第２のデータを非反転するフラグデータを発生させる多数決回路と、前記フラグデータに基づいて前記第２のデータを反転又は非反転する第２の排他的論理和回路と、前記多数決回路で発生した前記フラグデータを格納するシフトレジスタと、反転又は非反転した前記第２のデータと前記フラグデータとをまとめてシリアルに出力するためのパッドとを具備する。

本発明によれば、データ転送時の電流消費を低減するとともに、フラグデータと本データとの同期を容易にすることが可能な半導体記憶装置を提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］概要
図１を用いて、本発明の一実施形態に係るデータインバート技術を用いたデータ転送方法について説明する。ここでは、８ビットのデータを用いる。

本実施形態では、データバス上に転送される８ビットの各データＤａｔａ１〜Ｄａｔａ７を順にＩＯパッドから出力した後、各データＤａｔａ１〜Ｄａｔａ７に対応するフラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１をフラグデータＦｌａｇＡとしてまとめて出力する。つまり、データＤａｔａ１〜Ｄａｔａ７とフラグデータＦｌａｇＡは、同一のＩＯパッドからシリアルに出力される。具体的には、次のようにデータ転送が行われる。

まず、データＤａｔａ１の出力に関しては、１番目のソースデータＳ１は前のソースデータが存在しないため、このソースデータＳ１は回路側でリセットされた状態のデータ（ＡＬＬ“０”）と比較し、出力データＤａｔａ１及びフラグデータＦｌａｇ０＿１を決定している。データＤａｔａ２の出力に関しては、２番目のソースデータＳ２と１つ前のデータＤａｔａ１とを比較し、出力データＤａｔａ２及びフラグデータＦｌａｇ１＿１を決定している。後のデータＤａｔａ３〜Ｄａｔａ７も、この繰り返しである。

次に、フラグデータＦｌａｇＡの出力に関しては、図示するように７個のフラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１をまとめてデータＤａｔａ７の後に出力している。ここで、フラグデータＦｌａｇ７＿１に関しては、データＤａｔａ７とフラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１とを比較して決定している。そして、このフラグデータＦｌａｇ７＿１に基づいて、フラグデータＦｌａｇＡが決定される。このフラグデータＦｌａｇＡのうちフラグデータＦｌａｇ７＿１については、ダミーフラグであるので、反転させずにそのままのデータとする。これは、比較によりフラグデータが反転した場合、フラグが立ったのか否かがわからなくなってしまうことを防ぐためである。

図２を用いて、８ビットのデータによるフラグの立て方について説明する。図２に示すように、２番目のソースデータＳ２はＡＬＬ“１”である。このため、ソースデータＳ２と１番目のソースデータＳ１とを比較し、フラグＦｌａｇ１＿１を立て（“１”）、２番目のソースデータＳ２をＡＬＬ“０”に反転させている。これにより、電流消費を抑えている。

［２］半導体装置
図３を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。図３に示すように、半導体装置１００は、半導体記憶装置１、コントローラ２、ＩＯデータ復元回路３を備えている。

半導体記憶装置１は、ＩＯデータ多数決反転回路１０、ＩＯデータ＆フラグシリアル出力回路３０を備えている。この半導体記憶装置１は、ＩＯデータを反転させたときにフラグを立て、反転データとフラグデータとをまとめて一つのパッド３９からシリアルに出力する。

ＩＯデータ多数決反転回路１０は、データバス上の前後のＩＯデータを比較し、ＩＯデータを反転させたときにフラグを立て、反転又は非反転のＩＯデータをデータ用ＩＯパッド１８から出力し、その際のフラグデータをフラグ用ＩＯパッド２１から出力する。このようなＩＯデータ多数決反転回路１０の詳細については、図４を用いて後述する。

ＩＯデータ＆フラグシリアル出力回路３０は、ＩＯデータ多数決反転回路１０からの反転又は非反転のＩＯデータをデータ用ＩＯパッド３２から入力し、ＩＯデータ多数決反転回路１０からのフラグデータをフラグ用ＩＯパッド３１から入力し、これら反転又は非反転のＩＯデータとフラグデータとをまとめてデータ＆フラグ用ＩＯパッド３９からシリアルに出力する。このようなＩＯデータ＆フラグシリアル出力回路３０の詳細については、図５を用いて後述する。

上述した本実施形態におけるデータの復元は、例えば、次のように行われる。反転データとフラグデータとがまとめて１つのパッド３９からシリアルに出力された場合、反転データとフラグデータはコントローラ２で復元する。また、ＩＯデータ復元回路３で、反転データとフラグデータとをパッド４、５でパラレルに受けて復元してもよい。尚、反転データを復元する回路は、コントローラ２、ＩＯデータ復元回路３に限定されず、種々に変更可能である。

［３］ＩＯデータ多数決反転回路
［３−１］回路構成
図４を用いて、図３のＩＯデータ多数決反転回路１０の具体的な回路構成について説明する。

ＩＯデータ多数決反転回路１０は、演算器１１、１９、排他的論理和回路（ＥＸＯＲ回路）１２、１４、多数決回路１３、シフトレジスタ１５、Ｄ型フリップフロップ（ＤＦＦ）１６、１７、２０、データ用ＩＯパッド１８、フラグ用ＩＯパッド２１を備えている。

演算器１１には、ソースデータ及びフラグデータが入力される。ソースデータは、データバス上で転送されるＮビット（例えば８ビット）のデータである。フラグデータは、シフトレジスタ１５から転送されたＮビット分をまとめたデータ（例えば図１のフラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１）である。この演算器１１は、フラグアウトプット（Ｆｌａｇ Ｏｕｔｐｕｔ）が“Ｌ”のときソースデータを出力し、フラグアウトプットが“Ｈ”のときフラグデータを出力する。

排他的論理和回路１２は、ｍ番目のソースデータと（ｍ＋１）番目のソースデータとの該当ビットの論理値同士をそれぞれ比較し、一致するか否かを論理値Ａとして出力する。具体的には、両者のＮビットデータのうち異なるビットは“１”、同じビットは“０”として、Ｎビットからなる論理値Ａを出力する。

多数決回路１３は、Ｎビット分の論理値Ａが入力され、Ｎ個の論理値Ａの中で不一致（“１”）である個数が例えばＮ／２以上であるか否かを判定し、判定結果を論理値Ｂとして出力する。例えば、不一致の個数がＮ／２以上である場合は判定結果の論理値Ｂを“１”とし、不一致の個数がＮ／２より少ない場合は判定結果の論理値Ｂを“０”とする。

排他的論理和回路１４は、演算器１１から出力されたソースデータと多数決回路１３の判定結果の論理値Ｂとを比較し、ソースデータの反転又は非反転を決定し、反転又は非反転のデータＣを出力する。すなわち、論理値Ｂが“１”の場合は該当ビットのソースデータの論理値を反転（論理的否定）して出力し、論理値Ｂが“０”の場合はソースデータをそのまま出力する。

シフトレジスタ１５は、多数決回路１３の判定結果の論理値Ｂによるフラグデータ（“１”又は“０”）を格納する。シフトレジスタ１５は、この論理値ＢによるフラグデータはＮビット分格納する。そして、このＮビット分をまとめたフラグデータは演算器１１に入力される。

演算器１９では、排他的論理和回路１４から出力された反転又は非反転のデータＣが入力されると、フラグアウトプットが“Ｈ”となり、シフトレジスタ１５からのフラグデータを出力する。

Ｄ型フリップフロップ１６は、排他的論理和回路１４から出力された反転又は非反転のデータＣを格納する。この格納された反転又は非反転のデータＣは、排他的論理和回路１２に入力され、次のデータとの比較に用いられる。つまり、Ｄ型フリップフロップ１６は、ソースデータの一つ前の反転又は非反転のデータＣを格納する。

Ｄ型フリップフロップ１７は、排他的論理和回路１４から出力された反転又は非反転のデータＣを格納する。

Ｄ型フリップフロップ２０は、演算器１９から出力されたフラグデータを格納する。

データ用ＩＯパッド１８は、反転又は非反転のデータＣを出力するパッドである。例えば、データ用ＩＯパッド１８は、電気的なストレスで回路が破壊されることを防止する回路と出力バッファとを含んでいる。

フラグ用ＩＯパッド２１は、フラグデータを出力するパッドである。例えば、フラグ用ＩＯパッド２１は、電気的なストレスで回路が破壊されることを防止する回路と出力バッファとを含んでいる。

［３−２］動作
上述した構成によるＩＯデータ多数決反転回路１０において、例えば８ビットからなるＩＯデータを順次転送する場合、次のように行われる。

まず、演算器１１に８ビットのソースデータが入力される。ここで、演算器１１のフラグアウトプットが“Ｌ”のとき、ソースデータが出力される。排他的論理和回路１２には、演算器１１から（ｍ＋１）番目のソースデータが入力されるとともに（フロー（１））、Ｄ型フリップフロップ１６からｍ番目の反転又は非反転のデータが入力される（フロー（２））。そして、排他的論理和回路１２において、ｍ番目のソースデータと（ｍ＋１）番目のデータとの対応ビットの論理値同士がそれぞれ比較される。その結果、両者のＮビットデータのうち異なるビットは“１”、同じビットは“０”として、８ビットの論理値Ａが出力される（フロー（３））。

次に、多数決回路１３において、８ビットの論理値Ａのうち、ｍ番目のソースデータと（ｍ＋１）番目のデータとが不一致（“１”）であったビット数が５ビット以上であるか否かが判断される。その結果、不一致ビット数が５ビット以上のときは“１”、不一致ビット数が４ビット以下のときは“０”として、論理値Ｂが出力される。この論理値Ｂは、例えば、図１のフラグデータＦｌａｇ０＿１〜Ｆｌａｇ６＿１に対応する。

次に、排他的論理和回路１４には、多数決回路１３から出力された論理値Ｂ（“１”又は“０”）のフラグデータが入力され（フロー（４））、さらに、演算器１１から出力されたソースデータも入力される（フロー（７））。そして、排他的論理和回路１４において、ソースデータと論理値Ｂのフラグデータとを比較し、ソースデータの反転又は非反転を決定する。ここで、論理値Ｂが“１”の場合は該当ビットのソースデータの論理値が反転（論理的否定）されたデータＣが出力され、論理値Ｂが“０”の場合はソースデータＣがそのまま出力される。この反転又は非反転のデータＣは、例えば、図１のＤａｔａ１〜Ｄａｔａ７に対応する。

反転又は非反転のデータＣは、Ｄ型フリップフロップ１７に入力され（フロー（８））、７ビット分のデータＣがデータ用ＩＯパッド１８から順に出力される（フロー（９））。また、反転又は非反転のデータＣが演算器１９に入力されると（フロー（１０））、これと同時にフラグアウトプットが“Ｈ”となり、シフトレジスタ１５からのフラグデータが演算器１９から出力される（フロー（１１））。このフラグデータはＤ型フリップフロップ２０に入力され、８ビット分のフラグデータがフラグ用ＩＯパッド２１から出力される（フロー（１２））。さらに、反転又は非反転のデータＣはＤ型フリップフロップ１６に入力される（フロー（１３））。

ここで、本実施形態では、図１に示すように、各データＤａｔａ１〜Ｄａｔａ７に対応したフラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１をフラグデータ群としてまとめ、このフラグデータ群と７番目のソースデータＳ７とを比較している。これは、次のように行われる。まず、演算器１１においてフラグアウトプットが“Ｈ”の場合、シフトレジスタ１５から出力された８ビットのまとまったフラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１が演算器１１から出力され、このフラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１は排他的論理和回路１２、１４にそれぞれ入力される（フロー（１）、（７））。排他的論理和回路１２では、フラグデータ群Ｆｌａｇ０＿１〜Ｆｌａｇ７＿１と７番目のソースデータＳ７との対応ビットの論理値同士がそれぞれ比較される。その結果、８ビットの論理値Ａが出力される（フロー（３））。この論理値Ａに基づいて不一致ビット数を判断し、論理値Ｂが出力される。この論理値Ｂは、例えば、図１のフラグデータＦｌａｇ７＿１に対応する。その後は、上述した各データと同様の方法で演算が行われる。

［４］ＩＯデータ＆フラグシリアル出力回路
［４−１］回路構成
図５を用いて、図３のＩＯデータ＆フラグシリアル出力回路３０の具体的な回路構成について説明する。

ＩＯデータ＆フラグシリアル出力回路３０は、フラグ用ＩＯパッド３１、データ用ＩＯパッド３２、データ用レジスタ群３３、フラグ用レジスタ群３５、レジスタ３４、３６、排他的論理和回路３７、３８、データ＆フラグ用ＩＯパッド３９を備えている。

フラグ用ＩＯパッド３１は、フラグデータを入力するパッドである。データ用ＩＯパッド３２は、反転又は非反転のデータを入力するパッドである。

データ用レジスタ群３３は、複数（本例は７個）のレジスタ３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇを有している。このレジスタ群３３は、Ｎビットのデータ転送の場合、例えば、（Ｎ−１）サイクル分のデータを格納するために（Ｎ−１）段のレジスタからなる。

フラグ用レジスタ群３５は、複数（本例は８個）のレジスタ３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇ、３５ｈを有している。このレジスタ群３５は、Ｎビットのデータ転送の場合、例えば、各サイクルでそれぞれ発生したＮサイクル分のフラグデータを格納するためにＮ個のレジスタからなる。

レジスタ３４は、フラグデータ自身の反転の有無を調べるためにフラグデータを格納する。レジスタ３６は、各サイクルでそれぞれ発生したＮサイクル分のフラグデータをまとめて格納する。

排他的論理和回路３７は、フラグデータ自身にもフラグがつくため（反転するため）、レジスタ３６から出力するフラグデータをもとにレジスタ３４から出力するフラグデータの反転の有無を調べ、フラグデータを復元する。

排他的論理和回路３８は、データ又はフラグデータのいずれかを転送するための切り分けを行う。つまり、フラグを出力するときは片側の入力が“Ｌ”であるため、フラグが転送され、データを出力するときは片側の入力が“Ｌ”であるため、データが転送される。

データ＆フラグ用ＩＯパッド３９は、データ及びフラグデータをまとめてシリアルに出力する。

［４−２］動作
上述した構成によるＩＯデータ＆フラグシリアル出力回路３０において、例えば８ビットからなるＩＯデータとフラグデータとは、次のようにシリアルに出力される。

まず、フラグインプット（Ｆｌａｇ Ｉｎｐｕｔ）が“Ｌ”のとき、７サイクル分のデータＤａｔａ１〜Ｄａｔａ７がデータ用レジスタ群３３に順次転送され（フロー（２１））、各サイクルで発生したフラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１がフラグ用レジスタ群３５に転送される（フロー（２２））。一方、レジスタ３４には、８ビットのフラグデータＦｌａｇＡが転送される（フロー（２３））。

そして、データ用レジスタ群３３のレジスタ３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇの全てが７サイクル分のデータＤａｔａ１〜Ｄａｔａ７で一杯になると、フラグインプットが“Ｈ”になる。これにより、レジスタ３４のフラグデータＦｌａｇＡが排他的論理和回路３７に転送され（フロー（２５））、排他的論理和回路３８に入力される（フロー（２６））。ここで、フラグデータ入力の他方の入力が“Ｌ”のときフラグが転送され、データ入力の他方の入力“Ｌ”のときデータが転送される。

上記の動作により、７個のレジスタ３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ内のデータＤａｔａ１〜Ｄａｔａ７がデータ用レジスタ群３３から全て出力した後は（フロー（２４））、フラグ用レジスタ群３５に８サイクル分の保持されたフラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１が８個のレジスタ３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇ、３５ｈから並行して同時に出力される（フロー（２８））。これにより、フラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１がレジスタ３６に蓄えられる。このフラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１は、フラグインプットが“Ｈ”となることで、レジスタ３６から排他的論理和回路３７へ転送される（フロー（２９））。そして、排他的論理和回路３７において、レジスタ３４から出力されたフラグデータＦｌａｇＡは、フラグデータＦｌａｇ０＿１〜Ｆｌａｇ７＿１と比較されて復元される。この復元されたフラグデータＦｌａｇＡは、排他的論理和回路３８に入力される（フロー（２６））。排他的論理和回路３８では、片側の入力が“Ｌ”であるので、復元されたフラグデータＦｌａｇＡがそのまま出力される。

このようにして、本実施形態によるデータ転送では、データＤａｔａ１〜Ｄａｔａ７とフラグデータＦｌａｇＡがまとまって、１つのパッド３９からシリアルに出力される。

［５］効果
第１に、上述した本実施形態によれば、バスデータの前後のデータを比較してフラグを立てることにより、必要のないＩＯを充放電する必要がなくなる。これにより、全体のＩＯの出力電流を平均化し、その結果、データ転送時のＩＯの電流消費を節約することができる。

ここで、図６（ａ）及び（ｂ）は、バスデータと反転バスデータのデータパターンの差分（ｈａｍｍｉｎｇ Ｄｉｓｔａｎｃｅ）により電流消費のパフォーマンスを示したものである。通常のデータの差分（ＣＯＮＶ）の場合とデータインバート（Ｄａｔａ ｉｎｖｅｒｔ）の場合とで、電流消費の差を見積もったものである。図６（ｂ）によると、データの差分が５以上でデータインバートした場合の方が、電流消費が少なくなることがわかる。そして、データインバートした場合、通常の場合よりも、約１８．３％の電流消費の低減を図ることができる。

第２に、本実施形態におけるフラグデータの出力では、リードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥの出力用パッドではなく、本データの出力用パッドを利用している。このため、同じＩＯパッドにフラグデータと反転データを持たせることになり、同じ周期及び同じ遅延でデータの読み書きが可能となり、データの同期が容易になり、システムを単純化できる。また、本データ以外の他のパッドをフラグに流用する場合、デバイス、コントローラ等の仕様の変更より、流用パッドの使い方が制限されるが、本実施形態では、このような制限なく自由に使える。

第３に、本データの出力用パッドを用いてフラグデータを出力することで、新規にフラグ用のパッドを設ける必要がなく、チップ面積の削減が図られる。

［６］応用例
本実施形態に係る半導体記憶装置１は、図７（ａ）及び（ｂ）に示すように、ＭＣＰ（Multi Chip Package）に適用することも可能である。具体的には、上記実施形態の半導体記憶装置１を搭載したチップ１０１を、スペーサ１０４を設けてＭＣＰにより積層する。そして、各チップ１０１にボンディングパッド１０２を設け、このボンディングパッド１０２と基板（図示せず）とをボンディングワイヤ１０３で接続している。この場合、上述した同様の効果を得られるだけでなく、次のような効果も得ることができる。

上述したように、本実施形態では、本データのＩＯパッド３９でフラグデータを出力するため、フラグデータ用の新規なパッドを設ける必要がない。このため、チップ１０１を片側パッドの構造にすることが可能となり、チップ１０１を積層するときにパッド１０２の部分だけずらすことで、パッド１０２からボンディングワイヤ１０３を通すことが簡単にでき、積層の厚みもチップ１０１のみの厚さにすることができる。また、本実施形態の半導体記憶装置１をコントローラや他のメモリと組み合わせる場合等も自由にパッドを使用できるので、システムの構築が容易になる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係るデータインバート技術を用いたデータ転送方法について説明するための図。 本発明の一実施形態に係る８ビットのデータによるフラグの立て方について説明するための図。 本発明の一実施形態に係る半導体装置の概要図。 本発明の一実施形態に係るＩＯデータ多数決反転回路の具体的な回路構成図。 本発明の一実施形態に係るＩＯデータ＆フラグシリアル出力回路の具体的な回路構成図。 本発明の一実施形態に係る効果を説明するための図。 本発明の一実施形態に係る半導体装置を搭載したＭＣＰの概略図。

符号の説明

１…半導体記憶装置、２…コントローラ、３…ＩＯデータ復元回路、４、２１、３１…フラグ用ＩＯパッド、５、１８、３２…データ用ＩＯパッド、６、１２、１４、３７、３８…排他的論理和回路（ＥＸＯＲ回路）、１０…ＩＯデータ多数決反転回路、１１、１９…演算器、１３…多数決回路、１５…シフトレジスタ、１６、１７、２０…Ｄ型フリップフロップ（ＤＦＦ）、３０…ＩＯデータ＆フラグシリアル出力回路、３３…データ用レジスタ群、３５…フラグ用レジスタ群、３４、３６…レジスタ、３９…データ＆フラグ用ＩＯパッド、１００…半導体装置、１０１…チップ、１０２…ボンディングパッド、１０３…ボンディングワイヤ、１０４…スペーサ。

Claims (5)

1. Ｎビットのｍ番目の第１のデータとＮビットの（ｍ＋１）番目の第２のデータとを比較する第１の排他的論理和回路と、
   前記第１の排他的論理和回路の比較結果により、前記第１及び第２のデータの不一致がＮ／２以上である場合に前記第２のデータを反転するフラグデータを発生させ、前記第１及び第２のデータの不一致がＮ／２より少ない場合に前記第２のデータを非反転するフラグデータを発生させる多数決回路と、
   前記フラグデータに基づいて前記第２のデータを反転又は非反転する第２の排他的論理和回路と、
   前記多数決回路で発生した前記フラグデータを格納するシフトレジスタと、
   反転又は非反転した前記第２のデータと前記フラグデータとをまとめてシリアルに出力するためのパッドと
   を具備することを特徴とする半導体記憶装置。
2. （Ｎ−１）サイクル分の前記第２のデータを格納する（Ｎ−１）段のレジスタからなる第１のレジスタ群をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記多数決回路は、前記第１の排他的論理和回路で（Ｎ−１）番目のデータとＮサイクル分のフラグデータをまとめた第１のフラグデータとを比較した結果に基づいて、Ｎ番目のフラグデータを発生させ、
   前記第２の排他的論理和回路は、Ｎ番目の前記フラグデータに基づいて前記第１のフラグデータを反転又は非反転することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第１のフラグデータの反転の有無を調べるために前記第１のフラグデータを格納するレジスタと、
   各サイクルでそれぞれ発生したＮサイクル分の第２のフラグデータを格納するＮ個のレジスタからなる第２のレジスタ群と、
   前記第２のレジスタ群から出力する前記第２のフラグデータをもとに前記第１のフラグデータの反転の有無を調べ、前記第１のフラグデータが反転している場合は前記第１のフラグデータを反転前のデータに変換する第３の排他的論理和回路と
   をさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記請求項１乃至４のいずれか１項に記載の半導体記憶装置を備えたチップをＭＣＰにより積層した半導体装置。

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