CN103592594B - 电路测试系统及电路测试方法 - Google Patents

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Abstract

本发明提供一种电路测试系统及电路测试方法，该电路测试系统包括电路测试设备以及待测试电路。电路测试设备提供第一时钟信号。待测试电路包括多个输入/输出垫以及至少一个时钟垫。输入/输出垫中的至少两个输入/输出垫相互连接以在测试模式期间形成测试回路。时钟垫接收第一时钟信号。待测试电路使第一时钟信号的频率倍增以产生第二时钟信号，且待测试电路的测试回路在测试模式期间基于第二时钟信号而测试。第二时钟信号的频率高于第一时钟信号的频率。此外，还提供前述电路测试系统的电路测试方法。

Description

电路测试系统及电路测试方法
技术领域
本发明涉及一种测试系统以及其测试方法，且特别涉及一种电路测试系统及电路测试方法。
背景技术
技术的进展已使高速电子电路成为可能。由于良好研发的电子装置(诸如，微处理器以及存储器)，有可能使电子电路在高速环境中操作且仍保持良好的性能。然而，为了在高速下测试电子电路的输入以及输出，需要高速测试器。为了测试电子电路，高速测试器将产生具有高于6千兆位/秒(Gbps)的数据速率的数据模式(datapattern)。由于高速测试器是昂贵的，因此在测试电子电路时应避免对高速测试器的使用。
此外，常规测试方法简单地测试电子电路的芯片外驱动器以及接收器，且诸如时钟接收器、先进先出(first-in-first-out，简称FIFO)缓冲器、串行/并行转换器、时钟树以及封装的其它电元件并未被测试。为了降低成本，用于在高速下测试电子电路的经济方法是必要的。
发明内容
本发明提供一种电路测试系统及电路测试方法，以实现高速测试功能。
本发明提供一种电路测试系统，其包括电路测试设备以及待测试电路。电路测试设备提供第一时钟信号。待测试电路耦接到电路测试设备。待测试电路包括多个输入/输出垫以及至少一个第一时钟垫。输入/输出垫中的至少两个第一输入/输出垫相互连接以在第一测试模式期间形成第一测试回路。第一时钟垫接收第一时钟信号。待测试电路使第一时钟信号的频率倍增以产生第二时钟信号，且待测试电路的第一测试回路在第一测试模式期间基于第二时钟信号而测试。
在本发明的实施例中，待测试电路还包括至少一个第二时钟垫。第二时钟垫连接到输入/输出垫中的至少一个第二输入/输出垫以在第二测试模式期间形成第二测试回路。待测试电路的第一测试回路以及第二测试回路在第二测试模式期间基于第二时钟信号而测试。
在本发明的实施例中，待测试电路还包括多个输入/输出接口单元。输入/输出接口单元中的每一个耦接到输入/输出垫中的相应输入/输出垫或第二时钟垫，以用于将数据传输到相应输入/输出垫以及从相应输入/输出垫或第二时钟垫接收数据。
在本发明的实施例中，耦接到输入/输出垫中的相应输入/输出垫的输入/输出接口单元中的每一个包括接收单元以及传输单元。接收单元耦接到相应输入/输出垫且从相应输入/输出垫接收数据。传输单元耦接到相应输入/输出垫且将数据传输到相应输入/输出垫。两个第一输入/输出垫中的一个的接收单元位于第一测试回路中，且两个第一输入/输出垫中的另一个的传输单元位于第一测试回路中。
在本发明的实施例中，耦接到第二时钟垫的输入/输出接口单元包括接收单元。接收单元耦接到第二时钟垫且从第二时钟垫接收数据。第二时钟垫的接收单元位于第二测试回路中，且第二输入/输出垫的传输单元位于第二测试回路中。
在本发明的实施例中，待测试电路还包括数据寄存器单元。数据寄存器单元耦接到输入/输出接口单元。数据寄存器单元基于第一写时钟从输入/输出接口单元接收数据，且基于读时钟将数据输出到输入/输出接口单元。
在本发明的实施例中，待测试电路还包括时钟产生单元。时钟产生单元耦接于数据寄存器单元与电路测试设备之间。时钟产生单元使第一时钟信号的频率倍增以产生第二时钟信号，且提供第二时钟信号以充当第一写时钟以及读时钟。
在本发明的实施例中，时钟产生单元包括时钟倍增单元、读时钟产生单元以及写时钟产生单元。时钟倍增单元耦接到电路测试设备且使第一时钟信号的频率倍增以产生第二时钟信号。读时钟产生单元耦接到数据寄存器单元且基于第二时钟信号提供读时钟。写时钟产生单元耦接到数据寄存器单元且基于第二时钟信号或第二写时钟提供第一写时钟。
在本发明的实施例中，时钟产生单元还包括选择单元。选择单元耦接于时钟倍增单元与写时钟产生单元之间。选择单元选择第二时钟信号以及第二写时钟中的一个，且将所选择者提供到写时钟产生单元。第二写时钟从第二测试回路传输到选择单元。
在本发明的实施例中，时钟产生单元还包括延迟单元。延迟单元耦接于写时钟产生单元与时钟倍增单元之间且将第二时钟信号或第二写时钟延迟历时可调整时段。
本发明提供一种电路测试方法。待测试电路包括第一测试回路以及第二测试回路。电路测试方法包括以下步骤。从电路测试设备接收第一时钟信号。使第一时钟信号的频率倍增以产生第二时钟信号。在第一测试模式期间基于第二时钟信号测试待测试电路的第一测试回路。
在本发明的实施例中，在第一测试模式期间基于第二时钟信号测试待测试电路的第一测试回路的步骤包括以下步骤。基于第二时钟将读时钟以及第一写时钟提供到第一测试回路。基于读时钟以及第一写时钟将数据从数据寄存器单元传输到第一传输单元、至少两个第一输入/输出垫、第一接收单元，且传输回到数据寄存器单元。数据寄存器单元、第一传输单元、两个第一输入/输出垫以及第一接收单元位于第一测试回路中。第一传输单元耦接到两个第一输入/输出垫中的一个。第一接收单元耦接到两个第一输入/输出垫中的另一个。两个第一输入/输出垫相互连接。
在本发明的实施例中，在第一测试模式期间基于第二时钟信号测试待测试电路的第一测试回路的步骤还包括以下步骤。将第二时钟信号延迟历时可调整时段以提供第一写时钟。
在本发明的实施例中，电路测试方法还包括以下步骤。在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路。
在本发明的实施例中，在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路的步骤包括以下步骤。基于第二时钟将读时钟以及第一写时钟提供到第一测试回路。基于读时钟以及第一写时钟将数据从数据寄存器单元传输到第一传输单元、至少两个第一输入/输出垫、第一接收单元，且传输回到数据寄存器单元。数据寄存器单元、第一传输单元、两个第一输入/输出垫以及第一接收单元位于第一测试回路中，第一传输单元耦接到两个第一输入/输出垫中的一个，第一接收单元耦接到两个第一输入/输出垫中的另一个，且两个第一输入/输出垫相互连接。
在本发明的实施例中，在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路的步骤还包括以下步骤。将第二时钟信号延迟历时可调整时段以提供第一写时钟。
在本发明的实施例中，在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路的步骤还包括以下步骤。基于第二时钟将读时钟提供到第二测试回路。基于读时钟将数据从数据寄存器单元传输到第二传输单元、至少一个第二输入/输出垫、至少一个时钟垫、第二接收单元，且传输回到数据寄存器单元。数据寄存器单元、第二传输单元、第二输入/输出垫、时钟垫以及第二接收单元位于第二测试回路中。第二传输单元耦接到至少一个第二输入/输出垫。第二接收单元耦接到至少一个时钟垫。第二输入/输出垫与至少一个时钟垫相互连接。
在本发明的实施例中，在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路的步骤还包括以下步骤。提供第二写时钟以充当写时钟。将第二写时钟从第二测试回路传输到第一测试回路。
在本发明的实施例中，在第二测试模式期间基于第二时钟信号测试待测试电路的第一测试回路以及第二测试回路的步骤还包括以下步骤。将第二写时钟延迟历时可调整时段以充当第一写时钟。
总而言之，在本发明的示范性实施例中，测试回路是从一个输入/输出垫返回到另一输入/输出垫而形成，且某两个输入/输出垫经选择以驱动特定数据模式来产生写时钟信号。位于第一测试回路以及第二测试回路中的电元件在高速下得以测试。
为了使本发明的前述以及其它特征与优点较易于理解，下文结合附图进行详细的实施例描述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1示出本发明的实施例的电路测试系统的框图；
图2是本发明的实施例的电路测试方法的流程图。
附图标记说明：
100：电路测试设备；
200：待测试电路；
201：第一时钟垫；
2011、2012、2031、2032：时钟垫；
203：第二时钟垫；
210：时钟产生单元；
211：接收单元；
212：时钟倍增单元；
213：选择单元；
214：延迟单元；
215：读时钟产生单元；
216：写时钟产生单元；
220：数据寄存器单元；
222_1、222_2、222_3、222_4、222_(2N-3)、222_(2N-2)、222_(2N-1)、222_2N：数据寄存器；
230_1、230_2、230_(N-1)、230_N、240：输入/输出接口单元；
232_1、232_2、232_(N-1)、232_N：传输单元；
234_1、234_2、234_(N-1)、234_N、244：接收单元；
300：电路测试系统；
410、412、414：迹线；
I/O_1、I/O_2、I/O_(N-1)、I/O_N：输入/输出垫；
CLK2：第二时钟信号；
CLK_W、CLK_W′：写时钟信号；
CLK_R：读时钟信号；
CK、CK#：第一时钟信号；
S200、S210、S220、S230：电路测试方法的步骤。
具体实施方式
图1示出本发明实施例的电路测试系统的框图。参看图1，本实施例的电路测试系统300包括电路测试设备100以及待测试电路200。电路测试设备100经配置将第一时钟信号CK以及CK#提供到待测试电路200以用于电路测试。在此实施例中，第一时钟信号CK以及CK#(例如)可为一对差分时钟信号，但本发明不限于此种情况。本文中，第一时钟信号CK#具有与第一时钟信号CK的相位相反的相位。待测试电路200包括多个输入/输出垫I/O_1到I/O_N、至少一个第一时钟垫201，以及至少一个第二时钟垫203，其中N为整数且N＞1。在此实施例中，由于第一时钟信号CK以及CK#为一对差分时钟信号，因此至少一个第一时钟垫201包括用于分别接收第一时钟信号CK以及CK#的两个时钟垫201_1以及201_2。此外，至少一个第二时钟垫203也包括用于在待测试电路200正常操作时分别接收另外差分时钟信号的两个时钟垫203_1以及203_2。在本实施例中，待测试电路200可为GDDR5存储器控制芯片，且另外差分时钟信号可为GDDR5存储器控制芯片的写时钟，但本发明不限于此种情况。
在本实施例中，待测试电路200可在两种不同的测试模式下得以测试。在测试模式下，输入/输出垫I/O_1到I/O_N中的一个通过迹线410(诸如，传输线或铺设在印刷电路板上的电装置)连接到输入/输出垫I/O_1到I/O_N中的另一个，以形成第一测试回路。举例来说，在此状况下，输入/输出垫I/O_1与输入/输出垫I/O_2通过迹线410相互连接。迹线410经配置以将信号从输入/输出垫I/O_1传输回到输入/输出垫I/O_2。此外，在此实施例中，时钟垫203_1以及203_2也分别连接到输入/输出垫I/O_(N-1)以及输入/输出垫I/O_N以在测试模式下形成第二测试回路。在测试模式下，待测试电路200使第一时钟信号CK以及CK#的频率倍增以产生第二时钟信号CLK2来用于电路测试。第二时钟信号CLK2具有高于第一时钟信号CK以及CK#的频率。因此，电路测试系统300能够提供高速电路测试。在本实施例中，待测试电路200的第一测试回路在第一测试模式期间基于第二时钟信号CLK2而测试，且待测试电路200的第一测试回路以及第二测试回路均在第二测试模式期间基于第二时钟信号CLK2而测试。
具体而言，待测试电路200还包括时钟产生单元210、数据寄存器单元220，以及多个输入/输出接口单元230_1到230_N以及240。时钟产生单元210耦接于数据寄存器单元220与电路测试设备100之间，且经配置以使第一时钟信号CK以及CK#的频率倍增以产生第二时钟信号CLK2，且提供第二时钟信号CLK2以充当写时钟CLK_W以及读时钟CLK_R。在此实施例中，时钟产生单元包括接收单元211、时钟倍增单元212、选择单元213、延迟单元214、读时钟产生单元215以及写时钟产生单元216。接收单元211包括用于通过时钟垫201_1以及201_2接收第一时钟信号CK以及CK#且因此将单个时钟信号输出到时钟倍增单元212的输入缓冲器。时钟倍增单元212通过接收单元211耦接到电路测试设备100，且经配置以将此单个时钟信号的频率倍增N倍以产生第二时钟信号CLK2。本实施例中，N是大于1的数，且因此第二时钟信号CLK2的频率高于第一时钟信号CK以及CK#的频率。在此状况下，时钟倍增单元212可由锁相回路(phase-lockedloop，简称PLL)实施，但本发明不限于此种情况。接下来，所产生的第二时钟信号CLK2分别输出到读时钟产生单元215以及选择单元213。读时钟产生单元215耦接于时钟倍增单元212与数据寄存器单元220之间，且经配置以基于第二时钟信号CLK2将读时钟CLK_R提供到数据寄存器单元220。读时钟CLK_R可为待提供到数据寄存器单元220的多个数据寄存器的时钟树。
另一方面，选择单元213耦接于时钟倍增单元212与延迟单元214之间。选择单元213经配置以选择第二时钟信号CLK2或写时钟CLK_W′，且通过延迟单元214将所选择者提供到写时钟产生单元216。接下来，为了与读时钟CLK_R协调，延迟单元214将第二时钟信号CLK2或写时钟CLK_W′延迟历时可调整时段且将经延迟者输出到写时钟产生单元216。写时钟产生单元216耦接于延迟单元214与数据寄存器单元220之间，且经配置以基于第二时钟信号CLK2或第二写时钟CLK_W′将写时钟CLK_W提供到数据寄存器单元220。写时钟CLK_W可为待提供到数据寄存器单元220的多个数据寄存器的时钟树。在本实施例中，选择单元213在第一测试模式期间选择第二时钟信号CLK2且将第二时钟信号CLK2提供到写时钟产生单元216，且选择单元213在第二测试模式期间选择写时钟CLK_W′且将写时钟CLK_W′提供到写时钟产生单元216。
在本实施例中，数据寄存器单元220耦接到输入/输出接口单元之间，且包括多个数据寄存器222_1到222_2N。数据寄存器222_1到222_2N中的每一个经配置并基于写时钟CLK_W从输入/输出接口单元230_1到230_N接收数据，且基于读时钟CLK_R将数据输出到输入/输出接口单元230_1到230_N。在此状况下，数据寄存器222_1到222_2N基于读时钟CLK_R确定所输出数据模式。举例来说，为了测试位于第二测试回路中的数据寄存器222_(2N-3)以及222_(2N-1)、传输单元232_(N-1)以及232_N、时钟垫203_1以及203_2，以及输入/输出接口单元240，数据寄存器222_(2N-3)以及222_(2N-1)可基于读时钟CLK_R将所输出数据模式分别确定为“0101...”以及“1010...”，使得输入/输出接口单元240将写时钟CLK_W′输出到选择单元213。
在本实施例中，输入/输出接口单元230_1到230_N以及240中的每一个耦接到输入/输出垫I/O_1到I/O_N中的相应输入/输出垫或时钟垫203_1以及203_2，以用于将数据传输到相应输入/输出垫以及从相应输入/输出垫或时钟垫203_1以及203_2接收数据。详细来说，关于输入/输出接口单元230_1到230_N，输入/输出接口单元230_1到230_N中的每一个包括接收单元以及传输单元。接收单元中的每一个包括输入缓冲器以及串行/并行转换器S2P。输入缓冲器耦接到相应输入/输出垫且从相应输入/输出垫接收数据。串行/并行转换器S2P耦接到数据寄存器单元220的相应数据寄存器，且将输入串行数据转换为输出并行数据。传输单元中的每一个包括输出缓冲器以及先进先出(FIFO)缓冲器FIFO。输出缓冲器耦接到相应输入/输出垫且将数据传输到相应输入/输出垫。先进先出缓冲器FIFO耦接到数据寄存器单元220的相应数据寄存器，且存储于先进先出缓冲器FIFO中的数据通过先进先出规则发送出。举例来说，输入/输出接口单元230_1包括接收单元234_1以及传输单元232_1。接收单元234_1耦接到输入/输出垫I/O_1以用于从输入/输出垫I/O_1接收数据。传输单元232_1也耦接到同一输入/输出垫I/O_1以用于将数据传输到输入/输出垫I/O_1。在其它输入/输出接口单元与输入/输出垫之间的连接关系可根据图1通过类推法推断出，且本实施例中将不会对其进行描述。关于输入/输出接口单元240，输入/输出接口单元240包括用于从时钟垫203_1以及203_2接收数据的接收单元244。接收单元244可由输入缓冲器实施，且根据从时钟垫203_1以及203_2接收的数据将写时钟信号CLK_W′输出到选择单元213。
下文参照图1、图2分别详细描述在第一测试模式以及第二测试模式下测试待测试电路200的示范性实施例。
关于第一测试模式，第一测试回路在第一测试模式期间基于第二时钟信号CLK2而测试，且输入/输出垫I/O_1到I/O_N中的任两个通过迹线相互连接以形成测试回路。举例来说，输入/输出垫I/O_1以及I/O_2通过迹线410相互连接以形成测试回路。在此实施例中，时钟产生单元210、数据寄存器单元220、输入/输出接口单元230_1以及230_2，以及输入/输出垫I/O_1以及I/O_2位于第一测试回路中。在其它实施例中，当测试输入/输出接口单元230_(M-1)以及230_M(未图示)与输入/输出垫I/O_(M-1)以及I/O_M(未图示)时，第一测试回路可包括时钟产生单元210、数据寄存器单元220、输入/输出接口单元230_(M-1)以及230_M与输入/输出垫I/O_(M-1)以及I/O_M，而非输入/输出接口单元230_1以及230_2与输入/输出垫I/O_1以及I/O_2，其中数字M为整数且4＜M＜N。应注意，对于形成第一测试回路，待测试的输入/输出垫不限于与相邻的输入/输出垫连接，且此待测试的输入/输出垫也可与除了与此待测试的输入/输出垫相邻的输入/输出垫以外的其它输入/输出垫连接。
在第一测试模式下，第二时钟信号CLK2传输到读时钟产生单元215，且因此读时钟产生单元215产生送到数据寄存器222_1的读时钟信号CLK_R。接下来，数据寄存器222_1基于读时钟CLK_R将测试数据输出到传输单元232_1。测试数据通过输入/输出垫I/O_1以及I/O_2与迹线410从传输单元232_1传输到接收单元234_2。此后，数据寄存器222_4基于写时钟信号CLK_W从接收单元234_2接收测试数据。另一方面，选择单元213在第一测试模式期间选择第二时钟信号CLK2且将第二时钟信号CLK2输出到延迟单元214以及写时钟产生单元216。延迟单元214延迟第二时钟信号CLK2且将第二时钟信号CLK2输出到写时钟产生单元216。因此，写时钟产生单元216基于第二时钟信号CLK2产生写时钟信号CLK_W，且写时钟信号CLK_W输出到数据寄存器222_4。此外，测试数据也可在第一测试模式期间通过输入/输出垫I/O_1以及I/O_2与迹线410从传输单元232_2传输到接收单元234_1。在此状况下，数据寄存器222_3基于读时钟CLK_R输出测试数据，且数据寄存器222_2基于写时钟CLK_W接收测试数据。因此，在第一测试模式下在高速下测试位于第一回路中的电元件。
在此实施例中，输入/输出接口单元230_1以及230_2以及输入/输出垫I/O_1以及I/O_2对于电路测试的描述为示范性的，且用于其它输入/输出垫以及输入/输出接口单元的电路测试也可根据前述描述通过类推法推断出。
关于第二测试模式，第一测试回路以及第二测试回路在第二测试模式期间基于第二时钟信号CLK2而测试。第一测试回路在第二测试模式期间的测试类似于第一测试回路在第一测试模式期间的测试，且本文中将不会对其进行描述。将在下文中描述第二测试回路在第二测试模式期间的测试。对于测试第二测试回路，输入/输出垫I/O_(N-1)以及I/O_N通过迹线414以及412分别与时钟垫203_2以及203_3连接，以形成测试回路。在此实施例中，数据寄存器单元220、输入/输出接口单元230_(N-1)以及230_N，以及输入/输出垫I/O_(N-1)以及I/O_N位于第二测试回路中。
在第二测试模式下，第二时钟信号CLK2也传输到读时钟产生单元215，且因此读时钟产生单元215产生送到数据寄存器222_(2N-3)以及222_(2N-1)的读时钟CLK_R。接下来，数据寄存器222_(2N-3)以及222_(2N-1)基于读时钟CLK_R分别将测试数据输出到输入/输出接口单元230_(N-1)以及230_N。在本实施例中，为了将写时钟CLK_W′输出到选择单元213，数据寄存器222_(2N-3)以及222_(2N-1)基于读时钟CLK_R分别将所输出数据模式确定为“0101...”以及“1010...”。测试数据通过输入/输出垫I/O_(N-1)以及I/O_N、迹线412以及414与时钟垫203_1以及203_2从传输单元232_(N-1)以及232_N传输到接收单元244。此后，接收单元244从时钟垫203_1以及203_2接收此测试数据，且根据从时钟垫203_1以及203_2接收的此测试数据将写时钟信号CLK_W′输出到选择单元213。另一方面，选择单元213在第二测试模式期间选择写时钟信号CLK_W′且将写时钟信号CLK_W′输出到延迟单元214以及写时钟产生单元216。延迟单元214延迟写时钟信号CLK_W′且将写时钟信号CLK_W′输出到写时钟产生单元216。因此，写时钟产生单元216基于写时钟信号CLK_W′产生写时钟信号CLK_W，且写时钟信号CLK_W输出到数据寄存器222_4以用于测试第一测试回路。因此，在第二测试模式下在高速下测试位于第二回路中的电元件。
在此实施例中，输入/输出垫I/O_(N-1)以及I/O_N通过迹线414以及412分别与时钟垫203_2以及203_3连接以形成第二测试回路，但本发明不限于此种情况。在其它实施例中，时钟垫203_2以及203_3可分别与除了输入/输出垫I/O_(N-1)以及I/O_N以外的其它两个输入/输出垫连接，以形成第二测试回路。
图2是根据本发明的实施例的电路测试方法的流程图。参看图1以及图2，此实施例的电路测试方法包括以下步骤。在步骤S200中，接收从电路测试设备100传输的第一时钟信号CK以及CK#。接下来，在步骤S210中，使第一时钟信号的频率倍增以产生第二时钟信号CLK2来用于高速电路测试。在此实施例中，第二时钟信号CLK2具有高于第一时钟信号CK以及CK#的频率。此后，在步骤S220中，在第一测试模式期间基于第二时钟信号CLK2测试第一测试回路。接下来，在步骤S230中，在第二测试模式期间基于第二时钟信号CLK2测试第一测试回路以及第二测试回路。应注意，在此实施例中执行的步骤S220以及S230的次序可改变，且本发明不限于此种情况。在另一实施例中，可在步骤S220之前执行步骤S230。
此外，本发明的此实施例中所述的电路测试方法在图1中所说明的实施例中充分地得以启示、建议以及体现，且因此本文不提供进一步描述。
总体来说，在本发明的实施例中，测试回路是从一个输入/输出垫返回到另一输入/输出垫而形成，且某两个输入/输出垫经选择以驱动特定数据模式来产生写时钟信号。选择单元在不同的测试模式下从时钟倍增单元的输出或通过输入/输出接口单元从时钟垫传输的写时钟选择时钟源。在本发明的实施例中不需要高速测试器设备。位于第一测试回路以及第二测试回路中的电元件在高速下得以测试。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种电路测试系统，其特征在于，包括：
电路测试设备，其提供第一时钟信号；以及
待测试电路，其耦接到所述电路测试设备，其中所述待测试电路包括：
多个输入/输出垫，其中所述输入/输出垫中的至少两个第一输入/输出垫相互连接以在第一测试模式期间形成第一测试回路；
至少一个第一时钟垫，其接收所述第一时钟信号；以及
至少一个第二时钟垫，其连接到所述输入/输出垫中的至少一个第二输入/输出垫以在第二测试模式期间形成第二测试回路，
其中所述待测试电路使所述第一时钟信号的频率倍增以产生第二时钟信号，且所述待测试电路的所述第一测试回路在所述第一测试模式期间基于所述第二时钟信号而测试，且所述待测试电路的所述第一测试回路以及所述第二测试回路在所述第二测试模式期间基于所述第二时钟信号而测试。
2.根据权利要求1所述的电路测试系统，其特征在于，所述待测试电路还包括：
多个输入/输出接口单元，其各自耦接到所述输入/输出垫中的相应输入/输出垫或所述至少一个第二时钟垫，以用于将数据传输到所述相应输入/输出垫以及从所述相应输入/输出垫或所述至少一个第二时钟垫接收数据。
3.根据权利要求2所述的电路测试系统，其特征在于，耦接到所述输入/输出垫中的所述相应输入/输出垫的所述输入/输出接口单元中的每一个包括：
接收单元，其耦接到所述相应输入/输出垫且从所述相应输入/输出垫接收数据；以及
传输单元，其耦接到所述相应输入/输出垫且将数据传输到所述相应输入/输出垫，
其中所述至少两个第一输入/输出垫中的一个的所述接收单元位于所述第一测试回路中，且所述至少两个第一输入/输出垫中的另一个的所述传输单元位于所述第一测试回路中。
4.根据权利要求2所述的电路测试系统，其特征在于，耦接到所述至少一个第二时钟垫的所述输入/输出接口单元包括：
接收单元，其耦接到所述至少一个第二时钟垫且从所述至少一个第二时钟垫接收数据，
其中所述至少一个第二时钟垫的所述接收单元位于所述第二测试回路中，且所述至少一个第二输入/输出垫的所述传输单元位于所述第二测试回路中。
5.根据权利要求2所述的电路测试系统，其特征在于，所述待测试电路还包括：
数据寄存器单元，其耦接到所述输入/输出接口单元，基于第一写时钟从所述输入/输出接口单元接收数据，且基于读时钟将数据输出到所述输入/输出接口单元。
6.根据权利要求5所述的电路测试系统，其特征在于，所述待测试电路还包括：
时钟产生单元，其耦接于所述数据寄存器单元与所述电路测试设备之间，使所述第一时钟信号的所述频率倍增以产生所述第二时钟信号，且提供所述第二时钟信号以充当所述第一写时钟以及所述读时钟。
7.根据权利要求6所述的电路测试系统，其特征在于，所述时钟产生单元包括：
时钟倍增单元，其耦接到所述电路测试设备且使所述第一时钟信号的所述频率倍增以产生所述第二时钟信号；
读时钟产生单元，其耦接到所述数据寄存器单元且基于所述第二时钟信号提供所述读时钟；以及
写时钟产生单元，其耦接到所述数据寄存器单元且基于所述第二时钟信号或第二写时钟提供所述第一写时钟。
8.根据权利要求7所述的电路测试系统，其特征在于，所述时钟产生单元还包括：
选择单元，其耦接于所述时钟倍增单元与所述写时钟产生单元之间，选择所述第二时钟信号以及所述第二写时钟中的一个，且将所述所选择者提供到所述写时钟产生单元，
其中所述第二写时钟从所述第二测试回路传输到所述选择单元。
9.根据权利要求7所述的电路测试系统，其特征在于，所述时钟产生单元还包括：
延迟单元，其耦接于所述写时钟产生单元与所述时钟倍增单元之间且将所述第二时钟信号或所述第二写时钟延迟历时可调整时段。
10.一种电路测试方法，其特征在于，所述待测试电路包括第一测试回路以及第二测试回路，所述电路测试方法包括：
从电路测试设备接收第一时钟信号；
使所述第一时钟信号的频率倍增以产生第二时钟信号；
在第一测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路；以及
在第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路。
11.根据权利要求10所述的电路测试方法，其特征在于，所述在所述第一测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路的步骤包括：
基于所述第二时钟将读时钟以及第一写时钟提供到所述第一测试回路；以及
基于所述读时钟以及所述第一写时钟将数据从数据寄存器单元传输到第一传输单元、至少两个第一输入/输出垫、第一接收单元，且传输回到所述数据寄存器单元，
其中所述数据寄存器单元、所述第一传输单元、所述至少两个第一输入/输出垫以及所述第一接收单元位于所述第一测试回路中，所述第一传输单元耦接到所述至少两个第一输入/输出垫中的一个，所述第一接收单元耦接到所述至少两个第一输入/输出垫中的另一个，且所述至少两个第一输入/输出垫相互连接。
12.根据权利要求11所述的电路测试方法，其特征在于，所述在所述第一测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路的步骤还包括：
将所述第二时钟信号延迟历时可调整时段以提供所述第一写时钟。
13.根据权利要求10所述的电路测试方法，其特征在于，所述在所述第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路的步骤包括：
基于所述第二时钟将读时钟以及第一写时钟提供到所述第一测试回路；以及
基于所述读时钟以及所述第一写时钟将数据从数据寄存器单元传输到第一传输单元、至少两个第一输入/输出垫、第一接收单元，且传输回到所述数据寄存器单元，
其中所述数据寄存器单元、所述第一传输单元、所述至少两个第一输入/输出垫以及所述第一接收单元位于所述第一测试回路中，所述第一传输单元耦接到所述至少两个第一输入/输出垫中的一个，所述第一接收单元耦接到所述至少两个第一输入/输出垫中的另一个，且所述至少两个第一输入/输出垫相互连接。
14.根据权利要求13所述的电路测试方法，其特征在于，所述在所述第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路的步骤还包括：
将所述第二时钟信号延迟历时可调整时段以提供所述第一写时钟。
15.根据权利要求13所述的电路测试方法，其特征在于，所述在所述第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路的步骤还包括：
基于所述第二时钟将所述读时钟提供到所述第二测试回路；以及
基于所述读时钟将数据从所述数据寄存器单元传输到第二传输单元、至少一个第二输入/输出垫、至少一个时钟垫、第二接收单元，且传输回到所述数据寄存器单元，
其中所述数据寄存器单元、所述第二传输单元、所述至少一个第二输入/输出垫、所述至少一个时钟垫以及所述第二接收单元位于所述第二测试回路中，所述第二传输单元耦接到所述至少一个第二输入/输出垫，所述第二接收单元耦接到所述至少一个时钟垫，且所述至少一个第二输入/输出垫与所述至少一个时钟垫相互连接。
16.根据权利要求15所述的电路测试方法，其特征在于，所述在所述第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路的步骤还包括：
提供第二写时钟以充当所述写时钟，其中所述第二写时钟从所述第二测试回路传输到所述第一测试回路。
17.根据权利要求16所述的电路测试方法，其特征在于，所述在所述第二测试模式期间基于所述第二时钟信号测试所述待测试电路的所述第一测试回路以及所述第二测试回路的步骤还包括：
将所述第二写时钟延迟历时可调整时段以充当所述第一写时钟。
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