CN111061335A - 时钟网络电路、电路系统、芯片及电子设备 - Google Patents

Abstract

提供一种时钟网络电路、电路系统、芯片及电子设备。所述时钟网络电路包括：时钟信号源以及依次相连的多级时钟缓冲电路，其中，所述时钟信号源，用于通过所述多级时钟缓冲电路向时序网络电路中的沿数据流的方向依次设置的多级时序电路提供时钟信号；所述多级时钟缓冲电路与所述多级时序电路一一对应，且按照时钟级别从高到低的顺序，沿与所述数据流的方向相反的方向依次设置，其中，所述多级时钟缓冲电路中的第一级时钟缓冲电路的时钟级别最高，最后一级时钟缓冲电路的时钟级别最低。

Description

时钟网络电路、电路系统、芯片及电子设备

技术领域

本公开涉及电子电路技术领域，特别涉及一种时钟网络电路、电路系统、芯片及电子设备。

背景技术

相关技术中，在基于EDA(Electronic Design Automation，电子设计自动化)工具建立时钟树(clock tree)时，所遵循的基本原则是将相关时钟的延时尽可能地做到平衡(balance clock tree)，例如，尽可能地平衡时钟信号源(clock source)到所有时序器件，例如寄存器(register)之间的延时。另外，也可以人为指定某些时序器件和其他时序器件之间的时钟延时差并利用EDA工具来实现，但是这种指定不能太多，否则会影响EDA的效果和运行时间，导致结果与预期相差甚远。

在此部分中描述的方法不一定是之前已经设想到或采用的方法。除非另有指明，否则不应假定此部分中描述的任何方法仅因其包括在此部分中就被认为是现有技术。类似地，除非另有指明，否则此部分中提及的问题不应认为在任何现有技术中已被公认。

发明内容

根据本公开的一个方面，提供一种时钟网络电路，包括：时钟信号源以及依次相连的多级时钟缓冲电路，其中，所述时钟信号源，用于通过所述多级时钟缓冲电路向时序网络电路中的多级时序电路提供时钟信号，所述多级时序电路沿数据流的方向依次设置；所述多级时钟缓冲电路与所述多级时序电路一一对应，且按照时钟级别从高到低的顺序，沿与所述数据流的方向相反的方向依次设置，其中，所述多级时钟缓冲电路中的第一级时钟缓冲电路的时钟级别最高，最后一级时钟缓冲电路的时钟级别最低。

根据本公开的另一个方面，提供一种电路系统，包括：至少一个时序网络电路，所述至少一个时序网络电路中的各时序网络电路包括多级时序电路，所述多级时序电路沿数据流的方向依次设置；以及至少一个时钟网络电路，所述至少一个时钟网络电路中的各时钟网络电路与所述至少一个时序网络电路中的一个或多个时序网络电路相连，用于为所述一个或多个时序网络电路提供时钟信号，其中，所述至少一个时钟网络电路包括至少一个如本公开中所述的时钟网络电路。

根据本公开的另一个方面，提供一种芯片，包括本公开中所述的电路系统。

根据本公开的另一个方面，提供一种电子设备，包括本公开中所述的芯片。

从下面结合附图描述的示例性实施例中，本公开的更多特征和优点将变得清晰。

附图说明

附图示例性地示出了实施例并且构成说明书的一部分，与说明书的文字描述一起用于讲解实施例的示例性实施方式。所示出的实施例仅出于例示的目的，并不限制权利要求的范围。在所有附图中，相同的附图标记指代类似但不一定相同的要素。

图1是示出相关技术中的时钟树的结构示意图；

图2是示出根据本公开的示例性实施例的时钟网络电路的结构示意图；

图3是示出根据本公开的示例性实施例的电路系统的一种结构示意图；

图4是示出根据本公开的示例性实施例的电路系统的另一种结构示意图。

具体实施方式

在本公开中，除非另有说明，否则使用术语“第一”、“第二”等来描述各种要素不意图限定这些要素的位置关系、时序关系或重要性关系，这种术语只是用于将一个元件与另一元件区分开。在一些示例中，第一要素和第二要素可以指向该要素的同一实例，而在某些情况下，基于上下文的描述，它们也可以指代不同实例。

在本公开中对各种所述示例的描述中所使用的术语只是为了描述特定示例的目的，而并非旨在进行限制。除非上下文另外明确地表明，如果不特意限定要素的数量，则该要素可以是一个也可以是多个。此外，本公开中所使用的术语“和/或”涵盖所列出的项目中的任何一个以及全部可能的组合方式。

相关技术中，在基于EDA(Electronic Design Automation，电子设计自动化)工具建立时钟树(clock tree)时，所遵循的基本原则是将相关时钟的延时尽可能地做到平衡(balance clock tree)，例如，尽可能地平衡时钟信号源(clock source)到所有时序器件，例如寄存器(register)之间的延时。另外，也可以人为指定某些时序器件和其他时序器件之间的时钟延时差并利用EDA工具来实现，但是这种指定不能太多，否则会影响EDA的效果和运行时间，导致结果与预期相差甚远。

示例地，图1是示出相关技术中的时钟树的结构示意图。如图1所示，时钟树10是一个由许多缓冲单元即缓冲器(buffer)平衡搭建的网状结构，其具备一个源点(即，时钟信号源11)以及由一级一级的缓冲器12搭建而成的多级时钟缓冲电路(例如，图1中所示的第0级至第n级时钟缓冲电路)，其中，时钟缓冲电路的级数可由相应的电路设计需求而定。另外，如前所述，所述时钟树10中的时钟信号源11到所有时序器件例如寄存器13(register)之间的延时需要尽可能地平衡。此外，需要注意的是，图1中每个标识13指向了多个例如8个寄存器。

这样，由于需要对所有的时序器件进行时钟延时的平衡，在一些实际不需要平衡的地方，势必会多出一些不必要的缓冲器来平衡原本无需平衡的时序器件的时钟延时。另外，随着时钟树中的时钟缓冲电路的级数的增加，势必会有一些起点时序器件(startpoint)和终点时序器件(end point)之间存在多个不共用的缓冲器。由此导致时钟树中存在大量不必要或不共用的缓冲器，一方面会增大时钟网络的功耗和面积，另一方面大量不必要或不共用的缓冲器的存在也会增大OCV(On Chip Variation，片上工艺偏差)带来的负面影响，降低电路系统的整体性能。

本公开提供了一种时钟网络电路，其针对时序网络电路中的沿数据流的方向依次设置的多级时序电路，可设置有依次相连且与所述多级时序电路一一对应的多级时钟缓冲电路，其中，所述多级时钟缓冲电路可按照时钟级别从高到低的顺序，沿与所述数据流的方向相反的方向依次设置，所述多级时钟缓冲电路中的第一级时钟缓冲电路的时钟级别最高，最后一级时钟缓冲电路的时钟级别最低。

换言之，在本公开中，可针对单向数据流场景建立非常规的、整体上单向的反向时钟链结构，一方面，由于无需尽可能地平衡时钟信号源到所有时序器件之间的延时，因而可以减少大量不必要的用于平衡所有终点时序器件的时钟延时的缓冲器，从而可降低时钟网络电路乃至整个电路系统的功耗和面积，另一方面，由于可以尽可能多地保证有时序约束的时序器件之间有更多的共用时钟缓冲器，从而还可极大程度地减少不共用的时钟缓冲器带来的片上工艺偏差的影响，提高电路系统的整体性能。此外，当采用反向时钟链结构时，终点时序器件(end point)的时钟相对于起点时序器件(start point)的时钟来得更早，因而可更有利于时序保持时间的检查(hold check)，可达到利用时钟的延时差来协助修复时序保持时间(hold time)的违规的效果。

以下将结合附图对本公开的图像处理方法的示例性实施例进行进一步描述。

图2是示出根据本公开的示例性实施例的时钟网络电路的一种结构示意图。如图2所示，该时钟网络电路20例如可以包括时钟信号源21以及依次相连的多级时钟缓冲电路(如图2所示，每一级时钟缓冲电路均可标识为22)，其中，所述时钟信号源21，可用于向时序网络电路30中的多级时序电路(如图2所示，每一级时序电路均可标识为31)提供时钟信号，所述多级时序电路沿数据流的方向(图2中的黑色箭头表示数据流的方向)依次设置；所述多级时钟缓冲电路与所述多级时序电路一一对应，且可按照时钟级别(即接收到时钟信号的先后级别)从高到低的顺序，沿与所述数据流的方向相反的方向依次设置，其中，所述多级时钟缓冲电路中的第一级时钟缓冲电路的时钟级别最高，最后一级时钟缓冲电路的时钟级别最低。

根据图2的结构示意图所示的时钟网络电路，由于可针对单向数据流场景建立非常规的、整体上单向的反向时钟链结构，因而可无需尽可能地平衡时钟信号源到所有时序器件之间的延时，从而可以减少大量不必要的用于平衡所有终点时序器件的时钟延时的缓冲器，降低时钟网络电路乃至整个电路系统的功耗和面积。

另外，由于所述反向时钟链结构为整体上单向的链路结构，因而还可以尽可能多地保证有时序约束的时序器件之间有更多的共用时钟缓冲器，从而可极大程度地减少不共用的时钟缓冲器带来的片上工艺偏差的影响，提高电路系统的整体性能。

此外，当采用该反向时钟链结构时，终点时序器件(end point)的时钟相对于起点时序器件(start point)的时钟来得更早，因而可更有利于时序保持时间的检查(holdcheck)，可达到利用时钟的延时差来协助修复时序保持时间的违规的效果。而若采用相关技术中的基于EDA建立时钟树来自动平衡时钟延时的常规方案，则需要额外插入大量的时钟缓冲器才能修复时序保持时间的违规，从而会导致时钟网络电路中存在大量不必要的缓冲器，增大时钟网络电路的功耗和面积。

可以理解的是，在本公开中，所述多级时序电路中的时序电路的级数或所述多级时钟缓冲电路中的时钟缓冲电路的级数可由相应的电路设计需求而定，例如通常可为不小于2(例如远大于2)的一正整数数值。此外，所述多级时序电路可以是根据数据流的方向，根据相应的电路设计需求采用人工方式进行电路布局所得到的多级电路结构，以便于后续基于所述多级时序电路设置所述多级时钟缓冲电路。

根据一些实施例，如图2所示，所述多级时序电路中的每一级时序电路31可包括至少一组时序器件(每组时序器件可标识为32)，每组时序器件32可包括至少一个时序器件321。所述多级时钟缓冲电路中的每一级时钟缓冲电路22可包括主干(trunk)缓冲器221以及至少一个节点(strap)缓冲器223，所述至少一个节点缓冲器223可分别与该级时钟缓冲电路的对应级别的时序电路中的所述至少一组时序器件一一对应相连，其中，所述主干缓冲器221可用于接收来自所述时钟信号源21或上一级时钟缓冲电路中的主干缓冲器的时钟信号，并基于接收到的时钟信号向所述至少一个节点缓冲器223提供相应的时钟信号，或者基于接收到的时钟信号向所述至少一个节点缓冲器223以及下一级时钟缓冲电路中的主干缓冲器提供相应的时钟信号。

根据一些实施例，如图2所示，针对每级包括多组时序器件的时序电路31，该级时序电路31的对应级别的时钟缓冲电路22中还可包括至少一个分支(branch)缓冲器222，所述至少一个分支缓冲器222的数量不大于(例如，可小于)该级时序电路31中的时序器件的组数(也即该级时序电路31的对应级别的时钟缓冲电路22所包括的节点缓冲器223的个数)，其中，每个分支缓冲器222的输入端与该对应级别的时钟缓冲电路22中的主干缓冲器221的输出端相连，输出端与该对应级别的时钟缓冲电路22中的所述至少一个节点缓冲器223中的一个或多个的输入端分别相连。相应地，该对应级别的时钟缓冲电路22中的主干缓冲器221可用于经由所述至少一个分支缓冲器222向该对应级别的时钟缓冲电路22中的所述至少一个节点缓冲器223提供相应的时钟信号。

根据一些实施例，针对每一级时钟缓冲电路22，该级时钟缓冲电路22的对应级别的时序电路所包括的时序器件的组数(也即该级时钟缓冲电路22所包括的节点缓冲器223的个数)越多，为该级时钟缓冲电路22所设置的分支缓冲器222可越多(但并不是越多越好，而是可根据实际电路需求选取合适的数值)，以便进一步缓解该级时钟缓冲电路22中的主干缓冲器221的负载压力，提高时钟网络电路的性能。另外，每一级时钟缓冲电路22中的各节点缓冲器223可连接至唯一一个分支缓冲器222以接收由该分支缓冲器222输出的时钟信号，以提高时钟信号的准确性，对此不作赘述。

示例地，如图2所示，针对第一级时钟缓冲电路，假设与该第一级时钟缓冲电路相对应的时序电路(即最后一级时序电路)包括多组(例如图2所示出的2组)时序器件，则该第一级时钟缓冲电路可包括依次相连的主干缓冲器221、分支缓冲器222以及多个(例如2个)节点缓冲器223，且该第一级时钟缓冲电路中的各缓冲器的连接关系可以为：该第一级时钟缓冲电路中的主干缓冲器221的输入端与时钟信号源21的输出端相连，输出端与该第一级时钟缓冲电路中的分支缓冲器222的输入端以及下一级时钟缓冲电路中的主干缓冲器的输入端相连，该第一级时钟缓冲电路中的分支缓冲器222的输出端与该第一级时钟缓冲电路中的各节点缓冲器223的输入端分别相连，以及，该第一级时钟缓冲电路中的各节点缓冲器223的输出端分别与最后一级时序电路中的各组时序器件一一对应相连。换言之，该第一级时钟缓冲电路中的主干缓冲器221可接收来自所述时钟信号源21的时钟信号，并基于接收到的时钟信号向下一级时钟缓冲电路中的主干缓冲器提供相应的时钟信号，以及基于接收到的时钟信号经由该第一级时钟缓冲电路中的分支缓冲器222向该第一级时钟缓冲电路中的各节点缓冲器223提供相应的时钟信号。

作为替换方案，假设与该第一级时钟缓冲电路相对应的最后一级时序电路仅包括一组时序器件，则该第一级时钟缓冲电路可仅包括依次相连的主干缓冲器221以及节点缓冲器223，此时，所述主干缓冲器221的输出端可直接与节点缓冲器223的输入端相连(即可无需经由分支缓冲器向对应的节点缓冲器223提供相应的时钟信号)，其它连接关系与前述描述类似，在此不再赘述。

类似地，其它各级时钟缓冲电路的缓冲器设置结构以及相应的连接关系与第一级时钟缓冲电路的缓冲器设置结构以及连接关系均类似，区别仅在于其它各级时钟缓冲电路中的主干缓冲器221的输入端与上一级时钟缓冲电路中的主干缓冲器的输出端相连(即用于接收来自上一级时钟缓冲电路中的主干缓冲器的时钟信号)，以及，最后一级时钟缓冲电路的输出端可无需与下一级时钟缓冲电路中的主干缓冲器的输入端相连(即无需向下一级时钟缓冲电路中的主干缓冲器提供相应的时钟信号)，因而均不再赘述。

由图2可知，每一个起点时序器件可比其对应的终点时序器件多一级主干缓冲器的延时，因而更有利于时序保持时间的检查，可更好地达到利用时钟的延时差来协助修复时序保持时间的违规的效果。另外，每一个起点时序器件与其对应的终点时序器件相比，除了多出的一级主干缓冲器之外，只有两级缓冲器(例如两级节点缓冲器，或者两级分支缓冲器以及节点缓冲器)不一样，OCV的负面影响可大大减小。此外，需要注意的是，在本公开中，所述的起点时序器件以及终点时序器件可分别位于不同级别的时序电路中，且终点时序器件所位于的时序电路的级别低于起点时序器件所位于的时序电路的级别，其中，各级时序器件中的第一级时序器件的级别最高，最后一级时序器件的级别最低。另外，虽然在本公开中仅示出了不同级别时序电路中的时序器件相互之间可以存在数据传输，但可以理解的是，在本公开中，每级时序电路中的各时序器件根据实际电路需求相互之间也可以存在数据传输，对此不作限制。

根据一些实施例，每一级时序电路31可包括多组，例如2～16组时序器件，和/或，每一组时序器件可包括多个，例如2～16个时序器件。这样，由于共用同一级别缓冲器的时序器件的组数或个数均较多，时钟网络电路中的缓冲器的数量可进一步减小，以进一步降低时钟网络电路乃至整个电路系统的功耗和面积。

需要说明的是，根据实际电路需求，每一级时序电路还可包括其它任意的不小于2组，例如大于16组等等组数的时序器件，每一组时序器件还可包括其它任意的不小于2个，例如大于16个等等个数的时序器件。另外，每一级时序电路所包括的时序器件的组数，和/或每一组时序器件所包括的时序器件的个数并不是越多越好，而是可根据实际电路需求选取合适的数值。

根据一些实施例，不同级别的时序电路可包括相同或不同组数的时序器件，和/或，不同的时序器件组可包含相同或不同个数的时序器件。

例如，对于所述多级时序电路中的任选的两个不同级别的时序电路而言，二者可包括相同组数的时序器件，例如均可包括8组；或者，也可以包括不同组数的时序器件，例如，一个可包括4组，一个可包括8组等等。

类似地，对于所述多级时序电路中的任选的两个不同的时序器件组(可为同一级时序电路中的两个时序器件组或不同级时序电路中的两个时序器件组)而言，二者可包括相同个数的时序器件，例如，均可包括8个；或者也可以包括不同个数的时序器件，例如，一个可包括4个，一个可包括8个等等。

根据一些实施例，每一级时序电路可包括至少一种类型的时序器件，和/或，每一组时序器件可包括至少一种类型的时序器件。所述时序器件的类型可以由时序器件的型号、时序器件的引脚数、时序器件的位数、所能够实现的功能、以及是否与逻辑运算器件相连等等中的一种或多种而定。

示例地，所述逻辑运算器件可包括“与”门、“或”门、“非”门、“与非”门、或者“或非”门等等各种具备逻辑运算功能的器件。

根据一些实施例，各时序器件可以为寄存器、锁存器或者触发器等等，其中，所述寄存器可由锁存器和/或触发器组成。示例地，以某一时序器件为由触发器组成的寄存器为例，该时序器件可以为由D触发器等边沿触发结构触发器组成的寄存器，也可为由其它类型的触发器(例如JK触发器等等)组成的寄存器，对此不作限制。

另外，可以理解的是，本公开中所述的时钟信号源11可为时钟输入端(clockinput port)，或者可为电路内部的某一个单元输出脚(cell output pin)，只要其可以提供相应的时钟信号即可。此外，本公开的时钟网络电路中所提及的缓冲器可以为任何类型的时钟缓冲器，其可对时钟信号进行缓冲处理，例如向前或向后调节相应时钟信号的输出时间，以使得相应路径的延时可以符合时序要求，等等。

以上已经结合附图2描述了根据本公开的时钟网络电路的示例性结构。下面将结合附图3以及附图4对本公开的示例性电路系统、芯片、电子设备等的示例性实施例进行进一步描述。

本公开提供了一种电路系统，如图3所示，图3是示出根据本公开的示例性实施例的电路系统40的结构示意图，所述电路系统40可包括：至少一个时序网络电路30，所述至少一个时序网络电路30中的各时序网络电路30可包括多级时序电路，所述多级时序电路可沿数据流的方向依次设置；以及至少一个时钟网络电路20’，所述至少一个时钟网络电路20’中的各时钟网络电路20’与所述至少一个时序网络电路30中的一个或多个时序网络电路30相连，用于为所述一个或多个时序网络电路30提供时钟信号，其中，所述至少一个时钟网络电路20’包括至少一个如本公开前述实施例所述的时钟网络电路20。

根据一些实施例，所述至少一个时钟网络电路20’中的各个时钟网络电路20’均可以为本公开前述实施例所述的时钟网络电路20。

根据另一些实施例，所述至少一个时钟网络电路20’还可以包括至少一个所具备的缓冲器设置结构与本公开前述实施例所述的时钟网络电路20类似(即具备多级时钟缓冲电路，且每一级时钟缓冲电路可包括主干缓冲器221以及至少一个节点缓冲器223等等)，仅仅时钟链的方向(即多级时钟缓冲电路的设置方向)与本公开前述实施例所述的时钟网络电路20的时钟链的方向相反的时钟网络电路。这样的时钟网络电路的时钟链结构由于可与数据流的方向同向，因而可有利于时序建立时间(setup time)的检查。由此，可进一步提高系统设置的灵活性以及多样性。另外，需要说明的是，本公开所述电路系统中的各时序网络电路30的结构可参见本公开前述实施例中的相关描述，对此不再赘述。

根据一些实施例，所述至少一个时序网络电路30与所述至少一个时钟网络电路20’可以一一对应。这样，每一时序网络电路30均可以由一专设的时钟网络电路20’为其提供相应的时钟信号，提高时钟信号的准确性。

作为替换方案，如图4所示，图4是示出根据本公开的示例性实施例的电路系统的另一种结构示意图，所述至少一个时序网络电路30中存在至少两个时序网络电路30可以共享同一时钟网络电路(例如可以包括图4所示出的主干缓冲器221、分支缓冲器222以及节点缓冲器223的一时钟网络电路)，由此，系统中的缓冲器的数量可进一步减小，以进一步降低整个电路系统的功耗和面积。另外，图4是以共享的时钟网络电路具备反向时钟链结构为例进行示意说明的，由本公开前述相关描述可知，共享的时钟网络电路根据实际电路需求也可以具备同向时钟链结构，只要可以保证整个电路系统中存在至少一个具备反向时钟链结构的时钟网络电路即可，对此不作限制。

根据一些实施例，为了进一步减小缓冲器的数量，所述至少一个时序网络电路30中的每相邻的两个时序网络电路30可以共享同一时钟网络电路。

根据一些实施例，如图4所示，两个时序网络电路30共享同一时钟网络电路可以是指所述两个时序网络电路30共享同一时钟网络电路中的各级主干缓冲器221。除此之外，所述两个时序网络电路30可分别对应不同的两套子缓冲器，且如本公开前述实施例的相关描述可知，每套子缓冲器可包括至少一个节点缓冲器223，或者包括分支缓冲器222以及至少一个节点缓冲器223(如图4所示)。

根据一些实施例，如图4所示，共享同一时钟网络电路20的两个时序网络电路30可分别位于该同一时钟网络电路中的各级主干缓冲器221的两侧。另外，共享同一时钟网络电路的两个时序网络电路30的相对应级别的时序电路所包括的时序器件的组数可相同或不同，其中，图4示出了所包含的时序器件的组数不同的情况，例如，一个可包括4组时序器件32(各个时序器件可标识为321)，一个可包括8组时序器件32。此外，图4是以各组时序器件32均可以包括8个时序器件321为例进行示意说明的，但如本公开前述实施例的相关描述可知，各组时序器件32所包括的时序器件321的个数并不受限，可以在1～16等等数量中任选，对此不再赘述。

另外，可以理解的是，不同的时钟网络电路20可以共享同一时钟信号源，当然，根据实际的电路需求也可以使用不同的时钟信号源，以进一步提高系统设置的灵活性以及多样性。

本公开还提供了一种芯片，所述芯片包括本公开所述的电路系统。在本公开中，所述芯片可以包括各种集成电路芯片，例如，处理器芯片、存储器芯片、音视频处理芯片、驱动芯片等等；且可以适用于各种领域，包括但不限于人工智能领域，对此均不作限制。

本公开还提供了一种电子设备，所述电子设备包括本公开所述的芯片。

在本公开中，“电子设备”可以是任何类型的终端设备，例如可以是但不限于诸如移动电话、笔记本电脑、数字广播接收器、PDA(个人数字助理)、PAD(平板电脑)、PMP(便携式多媒体播放器)、车载终端(例如车载导航终端)等等的移动终端以及诸如数字TV、台式计算机等等的固定终端。

虽然已经参照附图描述了本公开的实施例或示例，但应理解，上述的方法、系统和设备仅仅是示例性的实施例或示例，本发明的范围并不由这些实施例或示例限制，而是仅由授权后的权利要求书及其等同范围来限定。实施例或示例中的各种要素可以被省略或者可由其等同要素替代。此外，可以通过不同于本公开中描述的次序来执行各步骤。进一步地，可以以各种方式组合实施例或示例中的各种要素。重要的是随着技术的演进，在此描述的很多要素可以由本公开之后出现的等同要素进行替换。

Claims (14)

1.一种时钟网络电路，包括时钟信号源以及依次相连的多级时钟缓冲电路，其中，

所述时钟信号源，用于通过所述多级时钟缓冲电路向时序网络电路中的多级时序电路提供时钟信号，所述多级时序电路沿数据流的方向依次设置；

所述多级时钟缓冲电路与所述多级时序电路一一对应，且按照时钟级别从高到低的顺序，沿与所述数据流的方向相反的方向依次设置，其中，所述多级时钟缓冲电路中的第一级时钟缓冲电路的时钟级别最高，最后一级时钟缓冲电路的时钟级别最低。

2.如权利要求1所述的时钟网络电路，其中，所述多级时序电路中的每一级时序电路包括至少一组时序器件，每一组时序器件包括至少一个时序器件；

所述多级时钟缓冲电路中的每一级时钟缓冲电路包括主干缓冲器以及至少一个节点缓冲器，所述至少一个节点缓冲器分别与该级时钟缓冲电路的对应级别的时序电路中的所述至少一组时序器件一一对应相连，其中，

所述主干缓冲器用于接收来自所述时钟信号源或上一级时钟缓冲电路中的主干缓冲器的时钟信号，并基于接收到的时钟信号向所述至少一个节点缓冲器提供相应的时钟信号，或者基于接收到的时钟信号向所述至少一个节点缓冲器以及下一级时钟缓冲电路中的主干缓冲器提供相应的时钟信号。

3.如权利要求2所述的时钟网络电路，其中，针对每级包括多组时序器件的时序电路，该级时序电路的对应级别的时钟缓冲电路中还包括至少一个分支缓冲器，所述至少一个分支缓冲器的数量不大于该级时序电路中的时序器件的组数；

所述至少一个分支缓冲器中的每个分支缓冲器的输入端与该对应级别的时钟缓冲电路中的主干缓冲器的输出端相连，输出端与该对应级别的时钟缓冲电路中的所述至少一个节点缓冲器中的一个或多个的输入端分别相连；以及

该对应级别的时钟缓冲电路中的主干缓冲器用于经由所述至少一个分支缓冲器向该对应级别的时钟缓冲电路中的所述至少一个节点缓冲器提供相应的时钟信号。

4.如权利要求2或3所述的时钟网络电路，其中，每一级时序电路包括2～16组时序器件，和/或，每一组时序器件包括2～16个时序器件。

5.如权利要求2或3所述的时钟网络电路，其中，不同级别的时序电路包括相同或不同组数的时序器件，和/或，不同的时序器件组包含相同或不同个数的时序器件。

6.如权利要求2或3所述的时钟网络电路，其中，每一级时序电路包括至少一种类型的时序器件，和/或，每一组时序器件包括至少一种类型的时序器件。

7.如权利要求2或3所述的时钟网络电路，其中，各时序器件包括寄存器、锁存器或者触发器。

8.一种电路系统，包括：

至少一个时序网络电路，所述至少一个时序网络电路中的各时序网络电路包括多级时序电路，所述多级时序电路沿数据流的方向依次设置；以及

至少一个时钟网络电路，所述至少一个时钟网络电路中的各时钟网络电路与所述至少一个时序网络电路中的一个或多个时序网络电路相连，用于为所述一个或多个时序网络电路提供时钟信号，其中，

所述至少一个时钟网络电路包括至少一个如权利要求1至7中任一所述的时钟网络电路。

9.如权利要求8所述的电路系统，其中，所述至少一个时钟网络电路还包括至少一个具备按照时钟级别从高到低的顺序，沿与所述数据流的方向相同的方向依次设置的多级时钟缓冲电路的时钟网络电路。

10.如权利要求8所述的电路系统，其中，所述至少一个时序网络电路与所述至少一个时钟网络电路一一对应。

11.如权利要求8所述的电路系统，其中，所述至少一个时序网络电路中存在至少两个时序网络电路共享所述至少一个时钟网络电路中的同一个时钟网络电路。

12.如权利要求11所述的电路系统，其中，两个时序网络电路共享同一个时钟网络电路包括所述两个时序网络电路共享所述同一个时钟网络电路中的各级主干缓冲器。

13.一种芯片，包括如权利要求8所述的电路系统。

14.一种电子设备，包括如权利要求13所述的芯片。

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