CN104052488A - 数据转换器的有效时钟树 - Google Patents

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Abstract

本申请涉及数据转换器的有效时钟树。提供了一种集成电路的多级时钟分配电路。时钟分配电路可路由共同的时钟信号到多个时钟接收器电路。分配电路中的每级可包括多个缓冲器。至少一些或所有缓冲器的输出可以通过互联而连接到彼此。互连可以对准由互联缓冲器输出的时钟信号，并从而鼓励这些时钟信号同步。也可以连接其他级的时钟分配信号。

Description

数据转换器的有效时钟树
相关申请
本申请要求于2013年3月15日提交的美国临时专利申请No.61/792062的优先权，在此通过引用并入其全文。
技术领域
本发明涉及时钟分配设计，诸如有效时钟树。时钟分配器可用于高速数字模拟转换器（DAC），模拟到数字转换器（ADC），以及依次在继承电路中提供的时钟分配电路。
背景技术
高速时钟电路系统经常由外部提供时钟系统驱动。虽然高速组件通常运行在大约1-20GHz频率范围内，也可使用低至100MHz的频率或更高频率。在较高频率下，时序不匹配的要求更加严格。
时序不匹配已知发生在DAC中的单元之间。当DAC也用于模数转换器（诸如Σ-Δ模数转换器）时，所述时序不匹配的问题已知也发生在ADC中。因为每个单元在空间上被分离，所以很难向每个单元提供相同定时的时钟。DAC、ADC和其它电路（诸如，时钟芯片）的性能可以通过定时不匹配的错误被削弱。时钟分配中的这些错误可导致性能下降，诸如失真。
因此，发明人已确定本领域中需要提高时钟定时匹配的时钟分配系统。此外，本发明人已确定本领域中需要可支持更高速度转换器的时钟分配系统。
附图说明
图1示出了根据本发明示例实施例向多个组件分配时钟信号的示例定时电路。
图2示出了根据本发明示例实施例向多个组件分配时钟信号的示例单级定时电路。
图3示出了根据本发明示例实施例向多个组件分配时钟信号的示例N级定时电路。
图4示出了根据本发明示例实施例的示例时钟分配方法。
图5示出了根据本发明的另一示例实施例向多个组件分配时钟信号的示例定时电路。
图6示出了根据本发明的另一示例实施例向多个组件分配时钟信号的另一示例定时电路。
具体实施方式
本发明的实施例提供了一种集成电路的多级时钟分配电路。时钟分配电路可路由共同的时钟信号到多个时钟接收器电路。分配电路中的每级可包括多个缓冲器。至少一些或所有缓冲器的输出可以通过互联而连接到彼此。互连可以对准由互联缓冲器输出的时钟信号，并从而鼓励这些时钟信号同步。也可以连接其他级的时钟分配信号。
图1示出了根据本发明实施例的示例时钟树100。树100可以是多级的时钟分配系统，该系统传播共同的输入时钟CLK到多个时钟接收器130.0-130.n。示例两级树100被示于图1，它可包括多个第一级缓冲器110.0-110.n和多个第二级缓冲器120.0-120.n。互连115可以在第一级缓冲器110.0-110.n的输出端之间延伸。可替换地或另外地，互连125可以在第二级缓冲器120.0-120.n的输出之间延伸。
输入时钟信号可以直接连接到第一级缓冲器110.0-110.n，其分配时钟信号到第二级缓存器120.0-120.n。在每个缓冲级之后，时钟缓冲器输出可以由第一和第二互连线115、125短接到相同的级时钟缓冲器输出。提前于后续级，第一互连115短接第一级缓存器110.0-110.n的输出。类似地，提前于时钟信号接收器130.0-130.n，第二互连125短接第二级缓冲器的输出。
由于互连115短接缓冲器110.0-110.n，通过缓冲器110.0-110.n输出的时钟信号拉在一起并对准。同样，由于互连125短接缓冲器120.0-120.n，通过缓冲器120.0-120.n输出的时钟信号拉在一起并对准。因此，提供时钟平均化，削弱时序不匹配的错误，并降低时钟抖动。经过一级或多级，时钟信号对齐。此外，时钟驱动器（未示出）和整个系统的功率可以被降低。
此外，每个时钟信号接收器130.0-130.n（或其它负载电路）的驱动负荷可变化，以及缓冲器和相应的时钟接收器可以被调谐到对方。例如，缓冲器大小可适于匹配相应的负载（即，接收器时钟负载）。
本实施例的时钟树可以被应用到各种时钟或信号分配系统，特别是当希望在电路的空间分离部分之间保持同步。在一些情况下，时钟树的一个或多个部分可以并入单个组件的电路单元。例如，时钟树的一个或多个部分可以被并入到DAC单元。在这个例子中，时钟树可以由多个DAC单元来实现。DAC单元是可以产生加权电流/电压的电路块。单元一般包括锁存器以及产生模拟输出的电流/电压产生元件。许多单元可以被布置以形成多位DAC/ADC。在DAC单元中，电流/电压在每个时钟边缘基于输入到单元的数据进行更新。在此，电流/电压输出的精确定时将实现低失真信号产生。因此，以通过使用本发明的时钟树削弱定时误差实现较低的失真。通过使用时钟树，多个单元的时间将被平均，以使每个单元都将具有相同的输出时序。
时钟信号可以是系统时钟信号，或者通过时钟发生器（未示出）提供的其它时钟信号，其被提供作为参考以同步各种电子部件（诸如时钟接收器130.0-130.n）。在各种实施方式中，时钟接收器130.0-130.n可提供为锁存器、逻辑门、触发器或在共同时钟域工作的其它电路。其它组件可以采用示例时钟方案，诸如例如，处理器、总线或存储器（例如，RAM，高速缓存等）的各种组件。在另一个示例中，定时方案可以应用到将驱动DAC输出的低偏移数据总线，。
图2示出了根据本发明实施例的示例时钟树200。树200可以是单级时钟分配系统，该系统传播共同输入时钟CLK到多个时钟接收器230.1-230.n。示例单级树200被示于图2，其可以包括多个缓冲器210.0-210.n和多个时钟信号接收器230.0-230.n。互连215可在缓冲器210.0-210.n的输出之间延伸。
在图2所示的实示例一级配置中，时钟树200包括驱动时钟信号接收器230.0-230.n的时钟缓冲器210.0-210.n。输入时钟信号可以直接连接到缓冲器210.0-210.n，其分配所述时钟信号到时钟信号接收器230.0-230.n。在缓冲器210.0-210.n之后，时钟缓冲器的输出可通过互连215短接。
提前于时钟信号接收器230.0-230.n，互连215短接缓冲器210.0-210.n的输出。由于互连215提供电气短路，时钟信号拉在一起并对准。因此，提供时钟平均化，削弱时序不匹配的错误，并降低时钟抖动。相比于两级示例，一级时钟树提供对准和误差削弱的较粗糙程度。在一级示例中，时钟驱动器（未示出）和整个系统的功耗也可降低。
虽然说明了一级和两级配置，当需要时，本发明可容纳各种数量（N）的级。图3示出根据本发明实施例的示例时钟树300。树300可以是N级时钟分配系统，该系统传播共同的输入时钟CLK到多个时钟接收器330.0-330.n。示例N-级时钟树300包括多个第一级缓冲器310.0-310.n，多个第二级缓冲器320.0-320.n，依此类推，直到多个第N级缓冲器3N0.0-3N0.N。互连315可以在第一级缓冲器310.0-310.n的输出之间延伸。可替换地或另外地，互连325可在第二级缓冲器320.0-320.n的输出之间延伸。同样，互连3N5可在树300内的连续级缓冲器3N0.0-3N0.n的输出之间延伸。
在图3所示的示例N-级配置中，时钟树300包括驱动时钟信号接收器330.0-330.n的时钟缓冲器310.0-310.n。输入时钟信号可以直接连接到第一级缓冲器310.0-310.n，其分配时钟信号到第二级缓存器320.0-320.n，依此类推。在每个缓冲级之后，时钟缓冲器输出可以通过互连315、325等短接为相同级时钟缓冲器输出。
在N级配置中，N级时钟缓冲器可用于驱动后端时钟信号接收器330.0-330.n。每个N级时钟缓冲器的输出可短接为同一时钟缓冲器输出。类似于一级和两级配置，时钟平均化用于降低时序不匹配的错误。因此，提供时钟的平均化，削弱时序不匹配的错误，并降低时钟抖动。当级的数目增加时，可以实现较高程度的对准和误差衰减。
在具有较大误差的情况下，可以使用其他级的时钟缓冲器。短接互连的电阻、磁耦合或电容耦合可以改变时钟树中使用的级数。例如，当互连的电阻较低时，需要较少的级。低电阻也提高了由时钟缓冲器输出的时钟相位噪声，产生改进的信号噪声比。
图4示出用于分配时钟信号的示例时钟分配方法。在401中，多个第一级缓冲器（诸如，110.0-110.n）缓冲输入时钟信号。接着，在402中，时钟信号由第一短接互连（诸如，互连115）短接。在403中，时钟信号通过多个第二级缓冲器（诸如，120.0-120.n）中继。接着，在404中，时钟信号由第二短接互连（诸如，互连125）短接。最后，在405中，该时钟信号被中继到接收时钟电路（诸如，130.0-130.n）。
虽然上面所讨论的互连（诸如，互连115和125）都被描述为分别短接每个缓冲器110.0-110.n和120.0-120.n，互连也可适于连接相应各级中的缓冲器中的一个或多个子集。
图5示出根据本发明另一实施例的示例时钟树500。树500可以是多级时钟分配系统，该系统传播共同的输入时钟CLK到多个时钟接收器530.0-530.n。示例两级树500被示于图5，其可包括多个第一级缓冲器510.0-510.n和多个第二级缓冲器520.0-520.n。局部互连515可在第一级缓冲器510.0-510.n的一个或多个子集的输出之间扩展。可替换地或另外地，局部互连525可以在第二级缓冲器520.0-520.n的一个或子集的输出之间延伸。
在图5所示的示例时钟树500中，局部互连515可仅短接缓冲器510.0和510.1。同样，互连525A可只短接缓冲器520.0和520.1，以及互连525B可只短接缓冲器520.2和520.n。在另一实例中，互连可以动态地根据预期的电路条件（诸如，估计电路寄生效应和/或传播延迟）施加。
在上面讨论的示例实施例中，诸如定时树100，每个缓冲器可用来驱动相应的时钟信号接收器。例如，时钟缓冲器110.2和120.2驱动时钟接收130.2。然而，缓冲器也可以适用于驱动多路接收电路。
图6示出根据本发明另一实施例的示例时钟树600。树600可以是多级时钟分配系统，该系统传播共同的输入时钟CLK到多个时钟接收器630.0-630.n。示例两级树600被示于图6，其可包括多个第一级缓冲器610.0-610.n和多个第二级缓冲器620.0-620.n。互连615可以在第一级缓冲器610.0-610.n的输出端之间延伸。可替换地或另外地，互连625可以在第二级缓冲器620.0-620.n的输出之间延伸。在示例时钟树600中，缓冲器可用于驱动一个或多个对应的时钟接收器。例如，时钟缓冲器610.1和620.1可以适于驱动时钟信号接收器630.1和630.2，而时钟缓冲器610.0和620.0驱动时钟接收器630.0。当然，许多其它配置是可能的。特别地，具有M个缓冲器（或级）的多级时钟树可适于驱动N个时钟接收器，M和N为所有整数。例如，三个缓存器可应用于驱动五个时钟接收器。
使用本文所述的实施例，可以利用具有较高频率的时钟。相比现有体系结构，本发明的时钟分配系统减少时间偏移，同时也减少时钟功耗并保持低噪声。例如，使用定时计划，可以实现在5GHz的1毫米的宽时钟树的32位上的小于50FS的时钟偏差。包括触发器，实现200fs下的位歪斜。
对本领域技术人员明显的是：可以对本发明的时钟分配系统进行各种修改和变型，而不脱离本发明的精神或范围。因此，意图是本发明覆盖本发明的修改和变化，只要它们在所附权利要求及其等同物的范围之内。

Claims (32)

1.一种时钟分配系统，包括：
多个时钟接收器，
多级时钟树，具有共同时钟信号的输入以及耦合到时钟接收器的输出，每级包括时钟缓冲器阵列，其中，来自共同级的多个时钟缓冲器的输出连接在一起。
2.根据权利要求1所述的时钟分配系统，其中，来自共同级的所有时钟缓冲器输出连接在一起。
3.根据权利要求1所述的时钟分配系统，其中，来自共同级的时钟缓冲器的子集的输出端被连接在一起。
4.根据权利要求1所述的时钟分配系统，其中，来自第二级的多个时钟缓冲器输出连接在一起。
5.根据权利要求1所述的时钟分配系统，其中，以和对应时钟接收器的一对一的对应关系，提供时钟树的最后级的时钟缓冲器。
6.根据权利要求1所述的时钟分配系统，其中，以和对应时钟接收器的一对多的对应关系，提供时钟树的最后级的时钟缓冲器。
7.一种时钟分配电路，包括：
多个第一级缓冲器；
多个第二级缓冲器；
第一和第二级缓冲器之间的第一短接互连；和
第二级缓冲器和多个时钟信号接收器之间的第二短接互连。
8.根据权利要求7所述的时钟分配电路，其中，每个第一级缓冲器的输出端由第一短接互连电气短接。
9.根据权利要求7所述的时钟分配电路，其中，第一级缓冲器的子集的输出由第一短接互连电气短接。
10.根据权利要求7所述的时钟分配电路，其中，每个第二级缓冲器的输出端由第二短接互连电气短接。
11.根据权利要求7所述的时钟分配电路，其中，所述第二级缓冲器的子集的输出由第二短接互连电气短接。
12.根据权利要求7所述的时钟分配电路，其中，根据电路条件，动态施加所述第一互连。
13.根据权利要求7所述的时钟分配电路，其中，根据电路条件，动态施加所述第二互连。
14.根据权利要求7所述的时钟分配电路，其中，所述至少两个时钟信号接收器的驱动负荷是不同的。
15.根据权利要求7所述的时钟分配电路，其中，所述第二级缓冲器中的一个驱动时钟接收器电路中的至少两个。
16.数字到模拟转换器，包括根据权利要求7的时钟分配电路。
17.一种用于分配时钟信号的方法，包括：
通过多个第一级缓冲器缓冲所述时钟信号；
通过第一短接互连短接所述时钟信号；
通过多个第二级缓冲器缓冲所述时钟信号；
通过第二短接互连短接所述时钟信号。
18.根据权利要求17所述的用于分配时钟信号的方法，其中，每个第一级缓冲器的输出端由第一短接互连电气短接。
19.根据权利要求17所述的用于分配时钟信号的方法，其中，第一级缓冲器的子集的输出由第一短接互连电气短接。
20.根据权利要求17所述的用于分配时钟信号的方法，其中，每个第二级缓冲器的输出端由第二短接互连电气短接。
21.根据权利要求17所述的用于分配时钟信号的方法，其中，第二级缓冲器的子集的输出由第二短接互连电气短接。
22.根据权利要求17所述的用于分配时钟信号的方法，其中，根据电路条件，动态施加所述第一互连。
23.根据权利要求17所述的用于分配时钟信号的方法，其中，根据电路条件，动态施加所述第二互连。
24.根据权利要求17所述的用于分配时钟信号的方法，其中，耦合到所述第二级缓冲器的至少两个时钟接收器的驱动负载是不同的。
25.根据权利要求17所述的用于分配时钟信号的方法，其中，所述第二级缓冲器中的一个驱动时钟接收器电路中的至少两个。
26.一种时钟分配电路，包括：
多个缓冲器，以及
缓冲器和多个时钟信号接收器之间的短接互连。
27.根据权利要求26所述的时钟分配电路，其中，每个级缓冲器的输出端由短接互连电气短接。
28.根据权利要求26所述的时钟分配电路，其中，缓冲器的子集的输出由短接互连电气短接。
29.根据权利要求26所述的时钟分配电路，其中，根据电路条件，动态施加所述互连。
30.一种数字到模拟转换器，包括根据权利要求26的时钟分配电路。
31.根据权利要求26所述的时钟分配电路，其中，所述至少两个时钟接收器电路的驱动负荷是不同的。
32.根据权利要求26所述的时钟分配电路，其中，所述缓冲器中的一个驱动至少两个时钟接收器电路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104320121A (zh) * 2014-09-30 2015-01-28 山东华芯半导体有限公司 一种延迟时间稳定的时钟树驱动电路
CN105653748A (zh) * 2014-11-14 2016-06-08 京微雅格（北京）科技有限公司 一种时钟树资源的分配方法和时钟树架构
CN105701422A (zh) * 2014-11-27 2016-06-22 华邦电子股份有限公司 集成电路及其错误检测方法
CN107624222A (zh) * 2015-05-12 2018-01-23 密克罗奇普技术公司 具有内部定时器的模/数转换器
CN111061335A (zh) * 2019-12-12 2020-04-24 涌现(南京)芯片科技有限公司 时钟网络电路、电路系统、芯片及电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2532284A (en) * 2014-11-17 2016-05-18 Ibm Method to reduce dynamic clock skew and/or slew in an electronic circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204713B1 (en) * 1999-01-04 2001-03-20 International Business Machines Corporation Method and apparatus for routing low-skew clock networks
US6255884B1 (en) * 2000-02-16 2001-07-03 Pairgain Technologies, Inc. Uniform clock timing circuit
US20090072877A1 (en) * 2007-09-18 2009-03-19 Hitachi, Ltd. Semiconductor integrated circuit
CN101714871A (zh) * 2009-12-02 2010-05-26 中国人民解放军国防科学技术大学 基于电容耦合模式的差分电流型片上时钟树

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630851B2 (en) * 2001-06-29 2003-10-07 Fujitsu Limited Low latency clock distribution
US6971038B2 (en) * 2002-02-01 2005-11-29 Broadcom Corporation Clock gating of sub-circuits within a processor execution unit responsive to instruction latency counter within processor issue circuit
JP2006128635A (ja) * 2004-09-30 2006-05-18 Matsushita Electric Ind Co Ltd 半導体集積回路
US8058905B1 (en) * 2009-01-31 2011-11-15 Xilinx, Inc. Clock distribution to facilitate gated clocks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204713B1 (en) * 1999-01-04 2001-03-20 International Business Machines Corporation Method and apparatus for routing low-skew clock networks
US6255884B1 (en) * 2000-02-16 2001-07-03 Pairgain Technologies, Inc. Uniform clock timing circuit
US20090072877A1 (en) * 2007-09-18 2009-03-19 Hitachi, Ltd. Semiconductor integrated circuit
CN101714871A (zh) * 2009-12-02 2010-05-26 中国人民解放军国防科学技术大学 基于电容耦合模式的差分电流型片上时钟树

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104320121A (zh) * 2014-09-30 2015-01-28 山东华芯半导体有限公司 一种延迟时间稳定的时钟树驱动电路
CN105653748A (zh) * 2014-11-14 2016-06-08 京微雅格（北京）科技有限公司 一种时钟树资源的分配方法和时钟树架构
CN105653748B (zh) * 2014-11-14 2019-03-08 京微雅格（北京）科技有限公司 一种时钟树资源的分配方法和时钟树架构
CN105701422A (zh) * 2014-11-27 2016-06-22 华邦电子股份有限公司 集成电路及其错误检测方法
CN105701422B (zh) * 2014-11-27 2018-11-09 华邦电子股份有限公司 集成电路及其错误检测方法
CN107624222A (zh) * 2015-05-12 2018-01-23 密克罗奇普技术公司 具有内部定时器的模/数转换器
CN111061335A (zh) * 2019-12-12 2020-04-24 涌现(南京)芯片科技有限公司 时钟网络电路、电路系统、芯片及电子设备
CN111061335B (zh) * 2019-12-12 2023-10-31 涌现(南京)芯片科技有限公司 时钟网络电路、电路系统、芯片及电子设备

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Publication number Publication date
DE202014010464U1 (de) 2015-08-13
EP2778827A3 (en) 2014-10-15
EP2778827A2 (en) 2014-09-17
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