CN220543278U - 一种实现板间通信的参考时钟架构 - Google Patents

Abstract

本实用新型提供了一种实现板间通信的参考时钟架构，涉及集成电路技术领域。其中，该参考时钟架构包括：主板、板间连接器、多个业务板、多个PCIE设备，还包括缓冲器BUFFER单元；主板提供第一参考时钟信号，第一参考时钟信号通过BUFFER单元产生多路同步的第二参考时钟信号，多路第二参考时钟信号通过板间连接器分别传输至各业务板上设置的PCIE设备。通过使用时钟BUFFER可以增加参考时钟的驱动能力，实现了用于板间通信系统的同步参考时钟架构，不仅可以使用SSC功能，进而可以解决EMI辐射大的问题；而且相较于异步参考时钟架构，使用时钟BUFFER替代晶振，避免额外地增加多个高性能的差分晶振，以降低物料成本，解决了PCIE板间通信成本高以及需要关闭SSC导致EMI辐射大的问题。

Description

一种实现板间通信的参考时钟架构

技术领域

本实用新型涉及集成电路技术领域，具体而言，本实用新型涉及一种实现板间通信的参考时钟架构。

背景技术

PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准；在板间通信系统中，主板通过PCIE和业务板通信。若PCIE设备插在业务板上而不是直接插在主板上，就会导致PCB走线过长，因此，板间通信通常采用异步参考时钟架构，但异步参考时钟架构下，根据PCIE协议要求，为了保证数据接收正常，必须关闭SSC(扩频时钟)功能，关闭SSC会使得EMI辐射过大；此外，异步参考时钟架构需要额外增加遵循PCIE协议的差分晶振，不仅复杂度较高，而且会增加成本。

由上可见，现有技术中存在PCIE板间通信成本高以及需要关闭SSC导致EMI辐射大的问题。

实用新型内容

本实用新型各提供了一种实现板间通信的参考时钟架构，可以解决相关技术中存在的PCIE板间通信需要关闭SSC以及成本高的问题。所述技术方案如下：

根据本实用新型的一个方面，一种实现板间通信的参考时钟架构，包括：主板、板间连接器、多个业务板、多个PCIE设备，还包括缓冲器BUFFER单元；所述主板提供第一参考时钟信号，所述第一参考时钟信号通过所述缓冲器BUFFER单元产生多路同步的第二参考时钟信号，多路所述第二参考时钟信号通过所述板间连接器分别传输至各所述业务板上设置的所述PCIE设备，实现所述主板与多个所述业务板的板间通信。

在一示例性实施例中，所述缓冲器BUEFER单元包括至少一级时钟BUFFER模块，连接在所述主板的所述第一参考时钟信号的输出端与所述板间连接器的输入端之间；至少一级时钟BUFFER模块的抖动与延迟遵循PCIE协议。

在一示例性实施例中，所述抖动小于1ps。

在一示例性实施例中，所述延迟小于12ns；所述延迟包括至少一个时钟BUFFER模块的传输延迟和PCB走线延迟。

在一示例性实施例中，所述缓冲器BUEEER单元包括串联的多级所述时钟BUFFER模块，每一级所述时钟BUFFER模块包括至少一个时钟BUEFER，由最后一级所述时钟BUFFER模块中的时钟BUFFER输出多路所述第二参考时钟信号。

在一示例性实施例中，所述缓冲器BUEEER单元包括串联的两级所述时钟BUFFER模块，每一级所述时钟BUFFER模块分别包括一个时钟BUFFER；在进行PCB走线时，其中一个所述时钟BUEFER靠近所述主板的所述第一参考时钟信号的输出端，另一个所述时钟BUFFER靠近所述板间连接器的输入端，使得两个串联的时钟BUFFER的延迟遵循PCIE协议。

在一示例性实施例中，所述缓冲器BUFFER单元包括串联的四级所述时钟BUFFER模块,每一级所述时钟BUFFER模块分别包括一个零延迟时钟BUFFER；在进行PCB走线时，其中一个所述时钟BUFFER靠近所述主板的所述第一参考时钟信号的输出端，另一个所述时钟BUFFER靠近所述板间连接器的输入端，剩余两个所述时钟BUEFER位于所述主板的所述第一参考时钟信号的输出端和所述板间连接器的输入端之间，使得四个串联的时钟BUEFER的延迟遵循PCIE协议。

在一示例性实施例中，所述板间连接器包括VHDM高密度背板连接器。

在一示例性实施例中，每一级所述时钟BUFFER模块包括并联的多个所述时钟BUFFER，前一级所述时钟BUFFER模块中的各所述时钟BUFFER的输出端分别与后一级所述时钟BUFFER模块中的多个时钟BUFEER的输入端相连；其中，所述时钟BUFEER并联的最大数量遵循PCIE协议。

在一示例性实施例中，所述主板的所述第一参考时钟信号的扩频时钟SSC功能开启。

本实用新型提供的技术方案带来的有益效果是：

在上述技术方案中，使用时钟BUFFER可以增加参考时钟的驱动能力，解决了PCB走线长导致延时、驱动能力不足的问题，实现了同步参考时钟架构，可以开启SSC功能，进而可以解决EMI辐射大的问题；另外，相较于异步时钟架构，本实用新型方案使用时钟BUFFER替代晶振，即不需要多个高性能差晶振，进而可以降低成本。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对本实用新型实施例描述中所需要使用的附图作简单地介绍。

图1是根据一示例性实施例示出的用于PCIE板间通信的异步时钟架构；

图2是本实用新型实施例提供的一种实现板间通信的参考时钟架构；

图3是本实用新型实施例提供的另一种实现板间通信的参考时钟架构；

图4是本实用新型实施例提供的另一种实现板间通信的参考时钟架构。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本实用新型的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

下面是对本实用新型涉及的几个名词进行的介绍和解释：

SSC(SpreadSpectrumClocking)，即扩频时钟，用于抑制EMI辐射。由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射，即信号的EMI辐射。为了有效的降低EMI辐射，芯片厂家在设计芯片时会给容易产生EMI的信号增加SSC(SpreadSpectrumClocking)即扩频时钟的功能，使其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB。采用SSC功能可以有效抑制信号所产生的EMI辐射。当前PCIE、SATA、SAS、USB3.0等几乎所有的高速芯片都支持SSC功能。未加SSC时，信号的能量非常集中，且幅度很大；而加了SSC后，信号能量被分散到一个频带范围以内，信号能量的整体幅度也有明显降低，这样信号的EMI辐射发射就将会得到非常有效的抑制。

PCIE，是一种高带宽扩展总线，通常用于连接显卡、固态硬盘以及采集卡和无线网卡等外设。

时钟Buffer，即时钟缓冲器，主要分为扇出缓冲器和零延迟缓冲器。时钟缓冲器(Buffer)本身是无法产生频率源的，它的主要作用是将晶体或晶振产生的时钟信号进行复制、格式转换及电平转换。

如前所述，现有技术中存在PCIE板间通信需要关闭SSC导致EMI辐射过大以及成本高的问题。

PCB走线较长，PCIE板间通信采用同同步时钟架构的情况下，主板提供的参考时钟会产生较大延迟且驱动能力不足；因此，目前PCIE板间通信参考时钟一般采用异步时钟架构，以图1为例，其中各个PCIE设备所需要的参考时钟分别由各个业务板的晶振提供，虽然可以避免PCB走线长导致的驱动能力不足和延时大的问题，但异步时钟架构采用多个差分晶振，并且需要各个差分晶振保持较小的误差，高性能的差分晶振本身成本就高，往往功耗也比较高，这就导致成本较大。

此外，根据PCIE协议，需要将SSC功能关闭以保证数据接收正常，而关闭SSC会使得EMI辐射较大。

由上可知，相关技术中仍存在PCIE板间通信成本高以及需要关闭SSC导致EMI辐射大的缺陷。

为此，本实用新型提供的实现板间通信的参考时钟架构，实现同步参考时钟架构，不仅可以开启SSC功能，减少EMI辐射，而且避免额外增加多个高性能的差分晶振，能够有效地降低成本。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

请参阅图2，本实用新型实施例提供了一种实现板间通信的参考时钟架构，包括主板201、缓冲器BUFFER单元203、板间连接器205、多个业务板207以及多个PCIE设备209。

如图2所示，主板201提供第一参考时钟信号，该第一参考时钟信号通过缓冲器BUFFER单元203后，产生多路同步的第二参考时钟信号，多路第二参考时钟信号通过板间连接器205分别传输至各业务板207上设置的PCIE设备209，实现主板与多个业务板的板间通信。

板间连接器205可以是任何形式的高速连接器，例如可以是PCIE接口。在一种可能的实现方式，板间连接器205是VHDM高密度背板连接器。

PCIE设备209是进行PCIE通信的设备，例如声卡、网卡、测试卡、SSD、固态硬盘、进行PCIE通信的FPGA。

在一种可能的实现方式，缓冲器BUFFER单元203包括至少一级时钟BUFFER模块，连接在主板201的第一参考时钟信号的输出端与板间连接器205的输入端之间，其中，至少一级时钟BUFFER模块的抖动与延迟遵循PCIE协议。

需要说明，至少一级时钟BUFFER模块的延迟包括该至少一级时钟BUFFER模块的传输延迟和PCB走线延迟，其中，一般PCIE的PCB走线延迟约为160ps/inch，例如20inch的PCB走线产生的延迟为3.2ns；时钟BUFFER模块的传输延迟是指时钟BUFFER产生的延迟，即从输入信号到输出信号出现的时间差，通常以纳秒(ns)为单位。这个延迟取决于时钟BUFFER的设计、制造工艺、工作温度等因素。

可能地，至少一级时钟BUFFER模块的抖动小于1ps，延迟小于12ns。

在一种可能的实现方式，缓冲器BUFFER单元203产生的多路第二参考时钟信号的数量是由缓冲器BUFFER单元203中时钟BUFFER的通道数决定的，例如，时钟BUFFER具有8个通道，那么可以产生8路参考时钟，时钟BUFFER具有20个通道，那么可以产生20路参考时钟；在需要较多路参考时钟的情况下，可以通过串并联多个时钟BUFFER来增加输出的参考时钟的路数(数量)。

在一种可能的实现方式，主板201的第一参考时钟信号的扩频时钟SSC功能开启。值得说明，通过开启SSC扩频时钟功能，可以降低时钟抖动和噪声，从而提高系统的时钟同步性和稳定性，还可以抑制EMI辐射干扰噪声，提高板间通信系统的抗干扰性能，保证板间通信系统的可靠性和稳定性。

缓冲器BUFFER单元203包括时钟BUFFER，可以包括一个时钟BUFFER，也可以包括两个及以上时钟BUFFER，其中，时钟BUFFER的数量取决于PCB走线长度和PCIE设备209的数量，例如，一个时钟BUFFER可以驱动10英寸的PCB走线，为满足20英寸的PCB走线，BUFFER单元203可以包括三个串联的时钟BUFFER；又例如，PCIE设备209的数量超过时钟BUFFER输出的第二参考时钟信号的数量，可以串并联时钟BUFFER以增加输出的第二参考时钟信号的数量，但这同时会使得时钟BUFFER的数量增加。

但根据PCIE协议，在基于多级时钟BUFFER的同步参考时钟架构中，多级时钟BUFFER的Jitter(抖动)相加必须小于1ps，且多级时钟BUFFER输入到输出的延迟加上PCB走线的延迟小于12ns。也就是说，在不超出PCIE协议的相关指标范围的情况下，可以通过串并联多个时钟BUFFER满足板间通信系统的要求。

在一种可能的实现方式，为了使缓冲器BUFFER单元203能够产生足够多路的第二参考时钟信号，可以串联或者并联多级时钟BUFFER增加输出路数，以产生更多路的第二参考时钟信号，例如，目前常见的最大通道数的PCIE时钟BUFFER可以产生20路第二参考时钟信号，为了产生超过20路的第二参考时钟信号，可以通过串联或者并联多级BUFFER增加输出路数。

通过上述过程，使用时钟BUFFER可以增加参考时钟的驱动能力，解决了PCB走线长导致延时、驱动能力不足的问题，实现了用于板间通信系统的同步参考时钟架构，可以使用SSC功能，进而可以解决EMI辐射大的问题；相较于异步时钟架构，本实用新型方案使用时钟BUFFER替代晶振，即不需要多个高性能晶振，进而可以降低物料成本。

在一示例性实施例中，如图2，缓冲器BUFFER单元203包括串联的多级时钟BUFFER模块，每一级时钟BUFFER模块包括至少一个时钟BUFFER，由最后一级时钟BUFFER模块中的时钟BUFFER输出多路第二参考时钟信号。

时钟信号在传输过程中会受到阻抗不匹配、噪声、串扰等因素的影响，进而发生衰减，过长的PCB走线会增加时钟信号的衰减，串联的多级时钟BUFFER模块可以增强时钟信号的驱动能力，从而解决时钟信号发生衰减的问题，从而满足系统布线长度要求，也就是说，可以增加串联的时钟BUFFER模块的级数来增加输出的第二参考时钟信号的路数(数量)。

因此，在PCB走线较短的情况下，可能一级时钟BUFFER模块、串联的两级时钟BUFFER模块就可以满足；在PCB走线较长的情况下，可能需要串联的三级、四级时钟BUFFER模块才能满足要求。

在一种可能实现的实现方式，缓冲器BUFFER单元203包括串联的两级时钟BUFFER模块，每一级时钟BUFFER模块分别包括一个时钟BUFFER；在进行PCB走线时，其中一个时钟BUFFER靠近主板201的第一参考时钟信号的输出端，另一个时钟BUFFER靠近板间连接器205的输入端，使得两个串联的时钟BUFFER的延迟遵循PCIE协议。

在一种可能实现的实现方式，缓冲器BUFFER单元203包括串联的四级时钟BUFFER模块，每一级时钟BUFFER模块分别包括一个零延迟时钟BUFFER；在进行PCB走线时，其中一个时钟BUFFER靠近主板201的第一参考时钟信号的输出端，另一个时钟BUFFER靠近板间连接器205的输入端，剩余两个时钟BUFFER位于主板201的第一参考时钟信号的输出端和板间连接器205的输入端之间，使得四个串联的时钟BUFFER的延迟遵循PCIE协议。

其中，零延迟时钟BUFFER可以是9ZXL1252EKILF，在此不做具体限定。

通过上述实施例，在延迟和抖动遵循PCIE协议的情况下，通过串联的多级时钟BUFFER模块，可以满足不同的系统布线长度要求，可以满足绝大多数的板间通信系统的要求，实现同步时钟架构，可以开启SSC以抑制EMI辐射，避免需要多个高性能差分晶振的问题，成本低。

在一示例性实施例中，如图2所示，板间连接器205可以是VHDM高密度背板连接器，BUFFER单元203中的时钟BUFFER可以是CDCDB2000、9ZXL1252EKILF或者Si53212，上述只是示例，并非对此构成具体限定。

在一示例性实施例中，如图2所示，将主板201的第一参考时钟信号的扩频时钟SSC功能开启，以抑制EMI辐射。

请参阅图3，在一示例性实施例中，本实用新型实施例提供了另一种PCIE用于板间通信的参考时钟架构，包括主板301、缓冲器BUFFER单元303、板间连接器305、8个业务板307以及8个PCIE设备309，为了图示的简洁，只对PCIE设备1标记了309，未对其他7个PCIE设备标记309，只对业务板1标记了307，未对其他7个业务板标记307，但在本实施例中，所有的PCIE设备均使用标记309，所有的业务板均使用标记307。

其中，缓冲器BUFFER单元303包括串联的两级时钟BUFFER模块，每一级时钟BUFFER模块分别包括一个时钟BUFFER，即PCIE_CLK_BUFFER1和PCIE_CLK_BUFFER2。其中，PCIE_CLK_BUFFER1靠近主板301的第一参考时钟信号的输出端，而PCIE_CLK_BUFFER2靠近板间连接器305的输入端。

板间连接器305可以是任何形式的高速连接器，例如可以是PCIE接口，还可以是VHDM高密度背板连接器。

PCIE设备309是指进行PCIE通信的设备，例如声卡、网卡、测试卡、SSD、固态硬盘、进行PCIE通信的FPGA。

需要说明，缓冲器BUFFER单元303产生8路第二参考时钟信号，只是一个示例，通过选用不同的时钟BUFFER芯片，可以增加或者减少输出参考时钟的路数，例如通过选用输出20路参考时钟的时钟BUFFER，缓冲器BUFFER单元303还可以输出20路第二参考时钟信号。

在上述实施例的作用下，实现同步参考时钟架构，为8个PCIE设备提供参考时钟，避免了如图1中需要8个高性能晶振，降低了成本，可以开启SSC(扩频时钟)功能以抑制EMI辐射。

在一示例性实施例中，每一级时钟BUFFER模块包括并联的多个时钟BUFFER，前一级时钟BUFFER模块中的各时钟BUFFER的输出端分别与后一级时钟BUFFER模块中的多个时钟BUFFER的输入端相连；其中，时钟BUFFER并联的最大数量遵循PCIE协议。

通过并联的多个时钟BUFFER，可以输出更多路数(数量)的第二参考时钟信号，以便为更多的PCIE设备通过参考时钟。

如图4，其示出了另一种实现板间通信的参考时钟架构，缓冲器BUFFER单元403包括串联的两级时钟BUFFER模块4031和4033，第一级时钟BUFFER模块4031包括时钟BUFFER1，第二级时钟BUFFER模块4033包括时钟BUFFER2和时钟BUFFER3，时钟BUFFER1的输出端和时钟BUFFER2、时钟BUFFER3的输入端分别连接，时钟BUFFER2和时钟BUFFER3分别输出20路第二参考时钟信号，可提供40路第二参考时钟信号，实现第二参考时钟信号的路数(数量)的扩展；在进行PCB走线时，第一级时钟BUFFER模块4031靠近主板401的第一参考时钟信号的输出端，第二级时钟BUFFER模块4033靠近板间连接器405的输入端，使得三个串并联的时钟BUFFER的延迟遵循PCIE协议。

应当理解，上述实施例只是一种示例，实际中，可以改变串联的时钟BUFFER模块的级数，可以是串联的三级时钟BUFFER模块，还可以是四级；时钟BUFFER模块中时钟BUFFER的数量也可以改变，在图4中示出的并联两个时钟BUFFER只是一种示例，还可以是并联三个时钟BUFFER；时钟BUFFER输出的参考时钟的路数(数量)是根据具体选用的器件决定的，图4中示出的时钟BUFFER输出参考时钟的路数为20路也只是一种示例，还可以是16路等等。

举例说明，以时钟BUFFER的输出参考时钟的路数(数量)为12路为例，缓冲器BUFFER单元包括一级时钟BUFFER模块，该时钟BUFFER模块包括两个并联的时钟BUFFER，主板提供的第一参考时钟信号传输至这两个时钟BUFFER的输入端，该两个时钟BUFFER分别输出12路第二参考时钟信号，最多可为给24个PCIE设备提供第二参考时钟信号。

通过上述实施例，通过串并联两个及以上的时钟BUFFER，增加输出的第二参考时钟信号的路数(数量)，为更多的PCIE设备提供参考时钟。

本实用新型具有如下有益效果：

1、在延迟和抖动遵循PCIE协议的情况下，通过串联的多级时钟BUFFER模块，可以满足不同的系统布线长度要求，可以满足绝大多数的板间通信系统的要求，实现同步时钟架构，可以开启SSC以抑制EMI辐射，避免需要多个高性能晶振的问题，成本低。

2、使用时钟BUFFER可以增加参考时钟的驱动能力，解决了PCB走线长导致延时、驱动能力不足的问题，实现了用于板间通信系统的同步参考时钟架构，可以使用SSC功能，进而可以解决EMI辐射大的问题，提高板间通信系统的抗干扰性能，保证板间通信系统的可靠性和稳定性，SSC功能还可以降低时钟抖动和噪声，从而提高系统的时钟同步性和稳定性；另外，相较于异步时钟架构，本实用新型方案使用时钟BUFFER替代晶振，即不需要多个高性能晶振，进而可以降低物料成本。

3、通过串并联两个及以上的时钟BUFFER，增加输出的第二参考时钟信号的路数(数量)，为更多的PCIE设备提供参考时钟。

以上所述仅是本实用新型的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种实现板间通信的参考时钟架构，包括：主板、板间连接器、多个业务板、多个PCIE设备，其特征在于，还包括缓冲器BUFFER单元；

所述主板提供第一参考时钟信号，所述第一参考时钟信号通过所述缓冲器BUFFER单元产生多路同步的第二参考时钟信号，多路所述第二参考时钟信号通过所述板间连接器分别传输至各所述业务板上设置的所述PCIE设备，实现所述主板与多个所述业务板的板间通信。

2.如权利要求1所述的参考时钟架构，其特征在于，所述BUFFER单元包括至少一级时钟BUFFER模块，连接在所述主板的所述第一参考时钟信号的输出端与所述板间连接器的输入端之间；

至少一级时钟BUFFER模块的抖动与延迟遵循PCIE协议。

3.如权利要求2所述的参考时钟架构，其特征在于，所述抖动小于1ps。

4.如权利要求2所述的参考时钟架构，其特征在于，所述延迟小于12ns；所述延迟包括至少一个时钟BUFFER模块的传输延迟和PCB走线延迟。

5.如权利要求2所述的参考时钟架构，其特征在于，所述BUFFER单元包括串联的多级所述时钟BUFFER模块，每一级所述时钟BUFFER模块包括至少一个时钟BUFFER，由最后一级所述时钟BUFFER模块中的时钟BUFFER输出多路所述第二参考时钟信号。

6.如权利要求5所述的参考时钟架构，其特征在于，所述BUFFER单元包括串联的两级所述时钟BUFFER模块，每一级所述时钟BUFFER模块分别包括一个时钟BUFFER；

在进行PCB走线时，其中一个所述时钟BUFFER靠近所述主板的所述第一参考时钟信号的输出端，另一个所述时钟BUFFER靠近所述板间连接器的输入端，使得两个串联的时钟BUFFER的延迟遵循PCIE协议。

7.如权利要求5所述的参考时钟架构，其特征在于，所述BUFFER单元包括串联的四级所述时钟BUFFER模块，每一级所述时钟BUFFER模块分别包括一个零延迟时钟BUFFER；

在进行PCB走线时，其中一个所述时钟BUFFER靠近所述主板的所述第一参考时钟信号的输出端，另一个所述时钟BUFFER靠近所述板间连接器的输入端，剩余两个所述时钟BUFFER位于所述主板的所述第一参考时钟信号的输出端和所述板间连接器的输入端之间，使得四个串联的时钟BUFFER的延迟遵循PCIE协议。

8.如权利要求5所述的参考时钟架构，其特征在于，每一级所述时钟BUFFER模块包括并联的多个所述时钟BUFFER，前一级所述时钟BUFFER模块中的各所述时钟BUFFER的输出端分别与后一级所述时钟BUFFER模块中的多个时钟BUFFER的输入端相连；

其中，所述时钟BUFFER并联的最大数量遵循PCIE协议。

9.如权利要求1至8任一项所述的参考时钟架构，其特征在于，所述板间连接器包括VHDM高密度背板连接器。

10.如权利要求1至8任一项所述的参考时钟架构，其特征在于，所述主板的所述第一参考时钟信号的扩频时钟SSC功能开启。