CN109257040A - 一种延迟缓冲电路及非对称时钟网络 - Google Patents

Abstract

本申请涉及FPGA技术，公开了一种延迟缓冲电路及非对称时钟网络。此延迟缓冲电路包括第一CMOS反相器、第一可调缓冲器和输出反相器，通过设置第一可调缓冲器的参数来阻止输出反相器输入信号的变化，进而增加缓冲器延迟；此非对称时钟网络是将上述可调延迟缓冲器设置到FPGA内部多级非对称时钟网络的各级水平节点和垂直节点处，实现对不同位置的时钟网络延迟进行延迟调节最终减小各个时钟偏斜间的延迟差。本申请大大减少整个时钟网络时钟偏斜，一定程度上增强了时钟信号的稳定性，提高了系统性能。

Description

一种延迟缓冲电路及非对称时钟网络

技术领域

本申请涉及FPGA技术，特别涉及一种延迟缓冲电路及非对称时钟网络。

背景技术

在ASIC设计中为了保证尽可能小的时钟偏斜性能，通常采用二叉树型的时钟网络，保证时钟源source到每个时钟尾端sink的延迟路径相同，如图1所示source到sink1和sink2经过的路径长度相等。其缺点是时钟网络的整体走线长度为长+宽的1.5～2倍，需要非常多的走线通道、驱动缓冲器以及更多的时钟功耗(时钟功耗取决于走线电容)。

在FPGA可编程逻辑阵列中，一般集成有很多条时钟网络(16～32)，时钟网络分布在可编程逻辑单元间，由于走线面积限制以及阵列形状的限制，无法采用ASIC设计中常用的低偏斜二叉树结构，而一般采用二叉树型结合鱼骨型的网络结构。但是，鱼骨型结构由于时钟源端到尾端的走线距离差异就会引入较大的时钟偏斜(skew)，从而导致FPGA内时钟网络存在着较大时钟偏斜问题。

发明内容

本申请的目的在于提供一种延迟缓冲电路及非对称时钟网络。实现了在不增加时钟缓冲器功耗的情况下，降低了FPGA内部时钟网络偏斜。

为了解决上述问题，本申请公开了一种延迟缓冲电路，包括：

第一CMOS反相器，该第一CMOS反相器的输入端与第一输入端耦合；

第一可调缓冲器，该第一可调缓冲器由栅极为第一延迟控制端的第一PMOS，源极与该第一PMOS的漏极耦合的第二PMOS，漏极与该第二PMOS的漏极耦合的第一NMOS，以及漏极与该第一NMOS的漏极耦合的第二NMOS依次串联组成，该第二NMOS的栅极是第二延迟控制端，该第二PMOS的栅极与该第一NMOS的栅极的连接点是该第一可调缓冲器的输入端，该第二PMOS的漏极与该第一NMOS的漏极的连接点是该第一可调缓冲器的输出端；该第一可调缓冲器用于阻止输出反相器的输入端信号的变化，进而增加缓冲延迟；

输出反相器，该输出反相器的输出端与该第一可调缓冲器的输入端耦合，该输出反相器的输入端分别与该第一CMOS反相器输出端、该第一可调缓冲器的输出端耦合。

在一个优选例中，该输出反相器是CMOS反相器。

在一个优选例中，该第一可调缓冲器工作时，该第一和第二延迟控制端分别设置为低电平和高电平。

在一个优选例中，该第一可调缓冲器为粗调缓冲器，该延迟缓冲电路还包括细调缓冲器，该细调缓冲器用于增加该第一反相器的驱动能力来减少缓冲延迟。

在一个优选例中，该细调缓冲器由第二可调缓冲器和第三可调缓冲器组成；其中，该第二可调缓冲器输出端、该第三可调缓冲器的输出端分别与第一CMOS反相器的输出端耦合，该第二可调缓冲器输入端、该第三可调缓冲器的输入端分别与第一CMOS反相器的输入端耦合。

在一个优选例中，该第二可调缓冲器和第三可调缓冲器的组成结构与该第一可调缓冲器相同。

在一个优选例中，该细调缓冲器个数设置为2M，M为自然数，且M值越大，延迟调节精度越高。

本申请还公开了一种非对称时钟网络，包括非对称时钟网络和可调延迟缓冲器，该可调延迟缓冲器设置在该非对称时钟网络的各级水平节点和垂直节点处；该可调延迟缓冲器包括前文描述的延迟缓冲电路。

在一个优选例中，该时钟网络由上层二叉树和下层鱼骨型网络结构构成。

在一个优选例中，该时钟网络是FPGA内部多级非对称时钟网络。

本申请的一个实施方式提出了一种缓冲延迟电路，此电路设置有粗调缓冲器和细调缓冲器，所述粗调缓冲器设置在该缓冲延迟电路的末端，对输出反向器输入信号的变化进行负反馈调节，从而增加缓冲器延迟，所述细调缓冲器设置在该缓冲延迟电路的前端，增加电路的驱动器能力，从而减少缓冲器延迟；且通过设置粗调缓冲器和增减细调缓冲器的个数，可以实现对不同位置的时钟网络延迟进行延迟调节，最终减小各个时钟端点(sink)间的延迟差。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是现有技术中ASIC二叉树型时钟网络结构示意图

图2是根据本申请一个实施例的上层二叉树+下层鱼骨型网络结构示意图

图3是一种可调延迟缓冲器时序图

图4是根据本申请第一实施方式的可调延迟缓冲器电路图

图5是根据本申请一个实施例的可调延迟缓冲器在非对称时钟网络的应用示意图

图6是根据本申请一个实施例的使用可调延迟缓冲器前后的时钟偏斜变化示意图

图7是CMOS反相器电路基本构成图

其中，

201-下层鱼骨型 202/203-可调延迟缓冲器

204-上层二叉树 401-第二可调缓冲器

402-第三可调缓冲器 403-第一可调缓冲器

404-第一CMOS反相器 405-输出反相器

501a/b/c-垂直第二级非对称时钟所驱动的可调延迟缓冲器

502a/b/c-水平第一级非对称时钟所驱动的可调延迟缓冲器

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分术语的说明：

可编程逻辑单元:在可编程逻辑器件中，通常由可编程逻辑单元来实现用户设计中的随机逻辑函数和时序逻辑。对于现场可编程逻辑阵列(FPGA)，绝大多数可编程逻辑单元内部都是由一定数量的查找表和时序单元(边沿触发型寄存器或电平型锁存器)所组成。可编程逻辑单元之间通过预先定制的金属布线以及可控开关(可编程互连)连接在一起

时钟网络(clock network)：将时钟信号从一个源头(source)经过缓冲器传送到多个时钟尾端(sink)的电路网络。

时钟偏斜(clock skew)：同一源头时钟信号到达多个端点(sink)的时间差。这个时钟差会影响整个电路的最高工作频率，甚至会导致信号保持时间违规造成功能错误。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

如图4所示，本申请第一实施方式涉及了一种延迟缓冲电路，该延迟缓冲电路由第一CMOS反相器404、第一可调缓冲器403和输出反相器405组成。其中，

该第一CMOS反相器404的输入端与第一输入端I耦合，输入I变化时，该第一CMOS反相器404的输出反向变化。

该第一可调缓冲器403由栅极为第一延迟控制端/trim[N]的第一PMOS，源极与该第一PMOS的漏极耦合的第二PMOS，漏极与该第二PMOS的漏极耦合的第一NMOS，以及漏极与该第一NMOS的漏极耦合的第二NMOS依次串联组成，该第二NMOS的栅极是第二延迟控制端trim[N]，该第二PMOS的栅极与该第一NMOS的栅极的连接点是该第一可调缓冲器403的输入端，该第二PMOS的漏极与该第一NMOS的漏极的连接点是该第一可调缓冲器403的输出端；该第一可调缓冲器403包括上半部分403a和下半部分403b，403a/b对应支路为反向保持通路，当trim[N]＝1，/trim[N]＝0时，此第一可调缓冲器403会通过抑制输出反向器405输入信号的变化，进而增加缓冲器延迟。

该输出反相器405的输出端Z与该第一可调缓冲器403的输入端耦合，该输出反相器405的输入端分别与该第一CMOS反相器404输出端、该第一可调缓冲器403的输出端耦合。此延迟缓冲电路构成了可调延迟缓冲器，通过设置trim[N:0]的值改变缓冲器的延迟时间

可选地，该输出反相器405可以是CMOS反相器。

具体的，如图7所示，CMOS反相器电路由两个增强型MOS场效应管(一个PMOS和一个NMOS)组成，其中V1为NMOS管，称驱动管，V2为PMOS管，称负载管。NMOS管的栅源开启电压UTN为正值，PMOS管的栅源开启电压是负值，其数值范围在2～5V之间。为了使电路能正常工作，要求电源电压UDD>(UTN+|UTP|)。UDD可在3～18V之间工作，其适用范围较宽。工作原理：当UI＝UIL＝0V时，UGS1＝0，因此V1管截止，而此时|UGS2|>|UTP|，所以V2导通，且导通内阻很低，所以UO＝UOH≈UDD，即输出为高电平。当UI＝UIH＝UDD时，UGS1＝UDD>UTN，V1导通，而UGS2＝0<|UTP|，因此V2截止。此时UO＝UOL≈0，即输出为低电平。可见，CMOS反相器实现了逻辑非的功能,即输出VO与输入VI反向。

可选地，该第一可调缓冲器403工作时，即起到缓冲延时作用时，该第一延迟控制端/trim[N]和第二延迟控制端trim[N]分别设置为低电平和高电平；该第一可调缓冲器403不工作时，该第一延迟控制端/trim[N]和第二延迟控制端trim[N]分别设置为高电平和低电平。

可选地，该第一可调缓冲器403为粗调缓冲器，该延迟缓冲电路还包括细调缓冲器，该细调缓冲器用于增加该第一CMOS反相器404的驱动能力来减少缓冲延迟；具体的，该延迟缓冲电路通过设置trim[N:0]的值改变其延迟时间，例如，当trim[N:0]＝0时，缓冲器延迟最短，trim[N:0]＝1..11时延迟最长。其中trim[N]设置为粗调延迟控制端，trim[N-1:0]设置为细调延迟控制端。

可选地，该细调缓冲器可以由第二可调缓冲器401和第三可调缓冲器402组成；其中，该第二可调缓冲器401输出端、该第三可调缓冲器402的输出端分别与第一CMOS反相器404的输出端耦合，该第二可调缓冲器401输入端、该第三可调缓冲器402的输入端分别与第一CMOS反相器404的输入端耦合。

可选地，该第二可调缓冲器401和第三可调缓冲器402的组成结构与该第一可调缓冲器403相同。

具体的，该第二可调缓冲器401设置有第三延迟控制端trim[0]和第四延迟控制端\trim[0]，该第三可调缓冲器402设置有第五延迟控制端trim[1]和第六延迟控制端\trim[1]；该第二可调缓冲器401和第三可调缓冲器402的驱动分别是驱动能力可调的输入反向器，其中，第二可调缓冲器401包括上半部分401a和401b第三可调缓冲器402包括上半部分402a和402b：当trim[0]＝0，\trim[0]＝1时，401a导通，401b导通，该第二可调缓冲器401的输出跟随I变化而反相变化，当trim[1]＝0，\trim[1]＝1时，402a导通，402b导通，该第三可调缓冲器402的输出跟随I变化而同相变化，相当于增加了电路的驱动器能力，会减少缓冲器延迟。

可选地，该细调缓冲器个数设置为2M，M为自然数，且M值越大，延迟调节精度越高，可以通过增减此细调缓冲器的个数，进行延迟缓冲调节，该细调缓冲器个数约多，调节精度越高。

本申请的第二实施方式还涉及了一种非对称时钟网络，包括非对称时钟网络和可调延迟缓冲器，该可调延迟缓冲器包括本申请第一实施方式涉及的一种延迟缓冲电路，该可调延迟缓冲器设置在该非对称时钟网络的各级水平节点和垂直节点处。

可选地，该时钟网络由上层二叉树和下层鱼骨型网络结构构成。

可选地，该时钟网络是FPGA内部多级非对称时钟网络。

为了更好理解上述技术方案，下面提供一个具体的例子。

如图2是上层二叉树204+下层鱼骨型201网络结构示意图，图2所示的sink1和sink2由同一个时钟缓冲器驱动203，但是走线长度sink1要大于sink2，因此sink1的时钟延迟要大于sink2，存在时钟偏斜。图2中时钟偏斜最大发生在sink1和sink3间，同时存在着水平走线长度差异和垂直走线长度差异。

本申请第二实施方式通过把图2中传统可调延迟缓冲器202/203用本申请第一实施方式涉及的可调延迟缓冲器替换，实现对不同位置的时钟网络延迟进行延迟调节，最终减小各个时钟sink间的延迟差。

如图5所示，502a/b/c是由水平第一级非对称时钟所驱动的可调延迟缓冲器，501a/b/c是由垂直第二级非对称时钟所驱动的可调延迟缓冲器。

502a/b/c通过设置不同的trim[2:0]值，对水平第一级非对称时钟偏斜进行矫正。502a在时钟走线最远端，走线延迟最大，缓冲器延迟必须最小，502a的trim[2:0]＝000；501c在时钟走线最近端，走线延迟最小，缓冲器延迟必须最大，502c的trim[2:0]＝111；502b在时钟走线中间，缓冲器延迟根据位置远近其trim[2:0]在000～111之间；

501a/b/c通过设置不同的trim值，对垂直第二级非对称时钟偏斜进行矫正。501a在时钟走线最远端，走线延迟最大，缓冲器延迟必须最小，501a的trim[2:0]＝000；501c在时钟走线最近端，走线延迟最小，缓冲器延迟必须最大，501c的trim[2:0]＝111；501b在时钟走线中间，缓冲器延迟根据位置远近其trim[2:0]在000～111之间；

图3是使用图2所示可调延迟缓冲器时序图，图6是使用本申请的可调延迟缓冲器前后的时钟偏斜变化结果。Tskew1,Tskew2是没有使用可调延迟缓冲器前第一级、第二级非对称时钟网络偏斜。当使用可调延迟缓冲器后，sink1由于是时钟最远端，不增加延迟。Sink3需要增加延迟Tadd1，由502c和501c引入；sink2需要增加延迟Tadd2由501c引入。从而，大大减少整个时钟网络时钟偏斜。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的上述公开内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (10)

1.一种延迟缓冲电路，其特征在于，包括：

第一CMOS反相器，所述第一CMOS反相器的输入端与第一输入端耦合；

第一可调缓冲器，所述第一可调缓冲器由栅极为第一延迟控制端的第一PMOS，源极与所述第一PMOS的漏极耦合的第二PMOS，漏极与所述第二PMOS的漏极耦合的第一NMOS，以及漏极与所述第一NMOS的漏极耦合的第二NMOS依次串联组成，所述第二NMOS的栅极是第二延迟控制端，所述第二PMOS的栅极与所述第一NMOS的栅极的连接点是所述第一可调缓冲器的输入端，所述第二PMOS的漏极与所述第一NMOS的漏极的连接点是所述第一可调缓冲器的输出端；所述第一可调缓冲器用于阻止输出反相器的输入端信号的变化，进而增加缓冲延迟；

输出反相器，所述输出反相器的输出端与所述第一可调缓冲器的输入端耦合，所述输出反相器的输入端分别与所述第一CMOS反相器输出端、所述第一可调缓冲器的输出端耦合。

2.根据权利要求1所述的延迟缓冲电路，其特征在于，所述输出反相器是CMOS反相器。

3.根据权利要求2所述的延迟缓冲电路，其特征在于，所述第一可调缓冲器工作时，所述第一和第二延迟控制端分别设置为低电平和高电平。

4.根据权利要求3所述的延迟缓冲电路，其特征在于，所述第一可调缓冲器为粗调缓冲器，所述延迟缓冲电路还包括细调缓冲器，所述细调缓冲器用于增加所述第一反相器的驱动能力来减少缓冲延迟。

5.根据权利要求4所述的延迟缓冲电路，其特征在于，所述细调缓冲器由第二可调缓冲器和第三可调缓冲器组成；其中，所述第二可调缓冲器输出端、所述第三可调缓冲器的输出端分别与第一CMOS反相器的输出端耦合，所述第二可调缓冲器输入端、所述第三可调缓冲器的输入端分别与第一CMOS反相器的输入端耦合。

6.根据权利要求5所述的延迟缓冲电路，其特征在于，所述第二可调缓冲器和第三可调缓冲器的组成结构与所述第一可调缓冲器相同。

7.根据权利要求6所述的延迟缓冲电路，其特征在于，所述细调缓冲器个数设置为2M，M为自然数，且M值越大，延迟调节精度越高。

8.一种非对称时钟网络，其特征在于，包括非对称时钟网络和可调延迟缓冲器，所述可调延迟缓冲器设置在所述非对称时钟网络的各级水平节点和垂直节点处；所述可调延迟缓冲器包括权利要求1-7所述的延迟缓冲电路。

9.根据权利要求8所述的时钟网络，其特征在于，所述时钟网络由上层二叉树和下层鱼骨型网络结构构成。

10.根据权利要求9所述的时钟网络，其特征在于，所述时钟网络是FPGA内部多级非对称时钟网络。