CN102291111B - 基于比例电流源的延迟电路 - Google Patents

基于比例电流源的延迟电路 Download PDF

Info

Publication number
CN102291111B
CN102291111B CN201110185888.7A CN201110185888A CN102291111B CN 102291111 B CN102291111 B CN 102291111B CN 201110185888 A CN201110185888 A CN 201110185888A CN 102291111 B CN102291111 B CN 102291111B
Authority
CN
China
Prior art keywords
transistor
delay circuit
current
drain electrode
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110185888.7A
Other languages
English (en)
Other versions
CN102291111A (zh
Inventor
杨光军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201110185888.7A priority Critical patent/CN102291111B/zh
Publication of CN102291111A publication Critical patent/CN102291111A/zh
Application granted granted Critical
Publication of CN102291111B publication Critical patent/CN102291111B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明则提供了一种延迟电路，包括串联的前级CMOS反相器与后级CMOS反相器以及一端连接于上述两级反相器的连接节点，另一端接地的电容(C)，还包括：驱动电路、分别与所述驱动电路以及前级CMOS反相器连接的比例电流源；仅当前级CMOS反相器中的某一晶体管开启时，所述驱动电路产生驱动电流，所述比例电流源接收所述驱动电流并在该开启的晶体管输出比例电流；所述比例电流小于驱动电流；所述电容(C)通过所述比例电流，经由该开启的晶体管进行充电或放电。本发明延迟电路具有较长的延迟时间以及较小的器件占用面积。

Description

基于比例电流源的延迟电路
技术领域
本发明涉及集成电路设计领域，尤其涉及一种基于比例电流源的延迟电路。
背景技术
在如DRAM(动态随机存储器)的存储装置的电路设计中，延迟单元是经常使用到的电路单元，可以用于延迟电平边沿传输至后级电路中，从而实现电路的特定功能。
图1为现有的基本延迟电路的电路示意图，此延迟电路可以作为前级电路的输出电路来使用，此外还可以将多级延迟电路串联，以获得较长的延迟时间。所述延迟电路包括：与输入端In连接的前级CMOS反相器，与输出端Out连接的后级CMOS反相器，上述两反相器串联；电阻R以及电容C；其中，所述电阻R串联于前级CMOS反相器的其中一个晶体管与该级CMOS反相器的输出端之间；所述电容C一端接地，另一端并接于前级CMOS反相器与后级CMOS反相器之间。
假设，所述前级CMOS反相器包括第一晶体管M1以及第二晶体管M2；其中，第一晶体管M1为PMOS晶体管，其源极连接电源线VDD，漏极连接该级CMOS反相器的输出端O，第二晶体管M2为NMOS晶体管，其源极连接地线GND，所述电阻R的两端分别连接第二晶体管M2的漏极以及所述输出端O。当输入端IN输入的电平信号的上升沿来临，第一晶体管M1将关闭，第二晶体管M2开启，所述电容C将经由第二晶体管M2放电；由于电阻R的存在，放电电流较小，导致电容C放电缓慢，从而拖延后级反相器的输出，最终实现延迟作用。同理，假如所述电阻R连接于第一晶体管M1与输入端O之间，则所述电阻R将影响电容C经由第一晶体管M1充电的速度，即使得延迟电路对输入端IN输入的电平信号的下降沿起到延迟作用。
综上，所述延迟电路中，仅能对输入的信号电平的上升沿或下降沿起到延迟作用(取决于电阻R的连接位置)，所述前级CMOS反相器以及后级CMOS反相器可以起到整形滤波的作用。而延迟时间主要由所述电阻R以及电容C决定，且电阻R的电阻值或电容C的电容值越大，延迟时间越长。
现有的延迟电路存在以下问题：为了与CMOS工艺兼容，便于与其他半导体器件相集成，通常电阻R采用MOS晶体管内的源漏极内阻，而电容C则采用MOS晶体管中栅极与有源区的寄生电容，形成如图2所示的延迟电路。如果需要在单级延迟电路中获得较长的延迟时间，则必须增大电阻R的电阻值或电容C的电容值，无论采用何种方式，均需要扩大MOS晶体管的器件尺寸(主要是沟道长度)，进而容易影响整个电路的器件占用面积，引起器件按比例微缩的困难。
发明内容
本发明解决的问题是提供一种延迟电路，具有较长的延迟时间以及较小的器件占用面积。
本发明提供了一种延迟电路，包括串联的前级CMOS反相器与后级CMOS反相器以及一端连接于上述两级反相器的连接节点，另一端接地的电容(C)，还包括：驱动电路、分别与所述驱动电路以及前级CMOS反相器连接的比例电流源；仅当前级CMOS反相器中的某一晶体管开启时，所述驱动电路产生驱动电流，所述比例电流源接收所述驱动电流并向该开启的晶体管输出比例电流；所述比例电流小于驱动电流；所述电容(C)通过所述比例电流经由所述开启的晶体管进行充电或放电。
作为可选实施例，所述延迟电路为上升沿延迟电路；其中，所述前级CMOS反相器包括第一晶体管(M1)以及第二晶体管(M2)，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接电源线(VDD)，第二晶体管(M2)的源极与比例电流源连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第二晶体管(M2)相同，且与负载电阻(R)串联于电源线(VDD)与比例电流源的输入之间。
所述开关晶体管(M0)为PMOS晶体管，源极连接电源线(VDD)，漏极通过负载电阻(R)与比例电流源的输入连接，栅极与经过反相后的输入端(IN)连接；所述比例电流源为共源共栅电流源，包括均为NMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与地线(GND)连接；所述镜像晶体管(N2)的漏极与第二晶体管(M2)的源极连接，源极与地线(GND)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还连接至输入晶体管(N1)的漏极上。
所述延迟电路，还包括：
第一复位晶体管(K1)，采用与第一晶体管(M1)相同的晶体管，其源/漏极分别连接于比例电流源的共栅端(A)与地线(GND)，栅极与延迟电路输入端(IN)连接；
第二复位晶体管(K2)，采用与第二晶体管(M2)相同的晶体管，其源/漏极分别连接于前级CMOS反相器的输出端(O)与地线(GND)，栅极与延迟电路的输出端(Out)连接；
第三复位晶体管(K3)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止驱动电流；
第四复位晶体管(K4)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止比例电流。
所述第三复位晶体管(K3)的源极与负载电阻(R)连接，漏极与输入晶体管(N1)的漏极连接；所述第四复位晶体管(K4)的源极与第二晶体管(M2)的源极连接，漏极与镜像晶体管(N2)的漏极连接。
作为另一个可选实施例，所述延迟电路为下降沿延迟电路；其中，所述前级CMOS反相器包括第一晶体管(M1)以及第二晶体管(M2)，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接比例电流源，第二晶体管(M2)的源极与地线(GND)连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第一晶体管(M1)相同，且与负载电阻(R)串联于地线(GND)与比例电流源输入之间。
所述开关晶体管(M0)为PMOS晶体管，栅极连接延迟电路的输入端(IN)，漏极连接地线(GND)，源极通过负载电阻(R)与比例电流源连接；所述比例电流源为共源共栅电流源，包括均为PMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与电源线(VDD)连接；所述镜像晶体管(N2)的漏极与第一晶体管(M1)的源极连接，源极与电源线(VDD)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还均连接至输入晶体管(N1)的漏极上。
与现有技术相比，本发明提供的延迟电路主要具有以下优点：利用比例电流源的比例电流作为电容C的充/放电电流，从而实现延迟功能；所述电容C的充/放电速度取决于所述比例电流源中比例电流的大小，因此在使用较大驱动电流时，只需提高所述驱动电流与比例电流的电流比，依然可以获得较长的延迟时间，有利于在长延迟时间的设计要求下，减小整个延迟电路的器件占用面积。
附图说明
图1为现有的延迟电路的电路原理图；
图2为现有的延迟电路的电路图；
图3为本发明的一种上升沿延迟电路的电路原理图；
图4为本发明的一种下降沿延迟电路的电路原理图；
图5为本发明所述上升沿延迟电路的一个具体实施例的电路图。
具体实施方式
现有的延迟电路受于MOS器件尺寸所限，电阻R的阻值以及电容C的电容值大小无法做的太大，因此在电路具体参数的设计时难以兼顾较长的延迟时间以及较小的器件占用面积，在两者之间获得较好的平衡点。
本发明则提供了一种延迟电路，包括串联的前级CMOS反相器与后级CMOS反相器以及一端连接于上述两级反相器的连接节点，另一端接地的电容(C)，还包括：驱动电路、分别与所述驱动电路以及前级CMOS反相器连接的比例电流源；仅当前级CMOS反相器中的某一晶体管开启时，所述驱动电路产生驱动电流，所述比例电流源接收所述驱动电流并在该开启的晶体管输出比例电流；所述比例电流小于驱动电流；所述电容(C)通过所述比例电流，经由该开启的晶体管进行充电或放电。
由于本发明延迟电路利用比例电流源的比例电流作为电容C的充/放电电流，从而实现延迟功能；所述电容C的充/放电速度取决于所述比例电流源中比例电流的大小，因此在使用较大驱动电流时，只需提高所述驱动电流与比例电流的电流比，依然可以获得较长的延迟时间。
需要指出的是，延迟电路中电容C仅能通过比例电流经由前级CMOS反相器中的某一晶体管进行充电或放电，故本发明延迟电路仅对输入的电平信号的上升沿或下降沿起延迟作用。对于上述不同的延迟机制，延迟电路也有不同的电路连接方式，以下分别进行说明。
图3为本发明的一种上升沿延迟电路的电路原理图，如图3所示，所述延迟电路包括：
相互串联的前级CMOS反相器与后级CMOS反相器，以及一端连接于上述两级反相器的连接节点另一端接地的电容C；其中所述前级CMOS反相器包括第一晶体管M1以及第二晶体管M2；所述第一晶体管M1的源极或漏极的其中之一连接电源线VDD，另一极连接该级CMOS反相器的输出端O，所述第二晶体管M2的源极或漏极的其中之一连接输出端O，另一极连接比例电流源。上述晶体管的栅极均与延迟电路的输入端IN连接，而源漏极接法取决于晶体管的类型以及电流的流向。例如，若第一晶体管M1为PMOS晶体管，第二晶体管M2为NMOS晶体管，则第一晶体管M1的源极连接电源线VDD，漏极连接输出端O，第二晶体管M2的漏极连接输出端O，源极与所述比例电流源连接。此外，后级CMOS反相器同样包括两个晶体管，其器件构成以及连接方式可以与前级CMOS反相器相同。
驱动电路，用于产生驱动电流，包括开关晶体管M0以及负载电阻R，两者串联于电源线VDD与比例电流源之间；其中，所述开关晶体管M0与前级CMOS反相器的第二晶体管M2的开启状态一致(仅有开关晶体管M0与第二晶体管M2同时开启，才能在一定时间内产生相关联的驱动电流以及比例电流)。可选的，所述开关晶体管M0可以采用与第二晶体管M2相同的NMOS晶体管，且栅极输入相同的电平信号。但在实际的电路设计中，还需要考虑晶体管在高压电源下的工作问题。公知的，与电源线VDD直接连接的晶体管应当选用PMOS晶体管，因此作为优选的方案，本实施例中所述开关晶体管M0为PMOS晶体管，源极连接电源线VDD，漏极通过负载电阻R与比例电流源的输入连接，而栅极则可以与经过反相后的输入端IN连接，上述连接使得开关晶体管M0依然与第二晶体管M2保持相同的开闭状态。
比例电流源，用于接收驱动电流并向前级CMOS反相器的第二晶体管M2输出比例电流；可以为共源共栅电流源，包括输入晶体管N1以及镜像晶体管N2。可选的，所述输入晶体管N1为NMOS晶体管，漏极与电阻R连接，源极与地线GND连接；所述镜像晶体管N2为NMOS晶体管，漏极与第二晶体管M2的源极连接，源极与地线GND连接；所述输入晶体管N1以及镜像晶体管N2的栅极相互连接，同时还连接至输入晶体管N1的漏极上。根据公知原理，比例电流源在工作时，流经输入晶体管N1以及镜像晶体管N2中的电流呈固定的比例，且具体比例值可以通过调节输入晶体管N1以及镜像晶体管N2的沟道长宽比进行调整。
图3所示电路仅对电平信号的上升沿起延迟作用，基本工作原理如下：
假设初始状态时输入端IN的电平信号为低电平，则前级CMOS反相器中，第一晶体管M1导通，第二晶体管M2关闭，该级反相器的输出端O的电位与电源线VDD相同为高电位，电容C被充电；此时，驱动电路中开关晶体管M0同样处于关闭状态，比例电流源中也不会产生驱动电流以及比例电流。经过后级CMOS反相器，延迟电路的输出端Out输出低电平。
当向输入端IN输入上升沿的电平信号，即输入端IN跳转为高电平，前级CMOS反相器中各晶体管的开启状态也发生跳转，第一晶体管M1关闭，第二晶体管M2导通。同时驱动电路中与第二晶体管M2保持同步状态的开关晶体管M0也导通。随着上述晶体管导通，比例电流源的晶体管N1一侧产生自电源线VDD流经开关晶体管M0、负载电阻R以及晶体管N1最终流向地线GND的驱动电流；而在晶体管N2一侧则产生自电容C一端经由第二晶体管M2、晶体管N2流向地线GND的比例电流，所述比例电流对电容C放电。
由于比例电流源中驱动电流与比例电流之间为固定比例关系，而驱动电流的大小可以通过调节负载电阻R的阻值进行调节，因此电容C的放电速度取决于所述驱动电流的大小以及比例电流源的电流比。受器件尺寸所限制，负载电阻R的阻值的调节范围有限，但可以通过提高所述电流比，可以使得比例电流的大小远小于驱动电流，进而延缓电容C的放电速度，起到延长延迟时间的作用。根据公知原理，比例电流源中的电流比主要与两个共栅极连接的晶体管(即输入晶体管N1以及镜像晶体管N2)的沟道长宽比的比值有关。具体的，假设I1为驱动电流，I2为比例电流；则存在以下关系式：
I 1 I 2 = ( L / W ) N 2 ( L / W ) N 1 ;
其中L以及W分别为晶体管的沟道长度以及沟道宽度，(L/W)N1即输入晶体管N1的沟道长宽比，(L/W)N2则为镜像晶体管N2的沟道长宽比。故调节上述晶体管的沟道长宽比，便能够获得所需比例电流源的电流比，进而调节比例电流的大小。
根据上述原理可以推断，本发明延迟电路能够在较小的器件尺寸下，获得较长的延迟时间。
图4为本发明的一种下降沿延迟电路的电路原理图，如图4所示，所述延迟电路包括：
相互串联的前级CMOS反相器与后级CMOS反相器，以及一端连接于上述两级反相器的连接节点另一端接地的电容C；其中所述前级CMOS反相器包括第一晶体管M1以及第二晶体管M2；所述第二晶体管M2的源极或漏极的其中之一连接地线GND，另一极连接该级CMOS反相器的输出端O，所述第一晶体管M1的源极或漏极的其中之一连接输出端O，另一极连接比例电流源。上述晶体管的栅极均与延迟电路的输入端IN连接，同样具体的源漏极接法取决于晶体管的类型以及电流的流向。例如，若第一晶体管M1为PMOS晶体管，第二晶体管M2为NMOS晶体管，则第二晶体管M2的源极连接地线GND，漏极连接输出端O，第一晶体管M1的漏极连接输出端O，源极与所述比例电流源连接。
驱动电路，用于产生驱动电流，包括开关晶体管M0以及负载电阻R；其中，所述开关晶体管M0可以采用与第一晶体管M1相同的PMOS晶体管，且栅极输入相同的电平信号。可选的，所述开关晶体管M0的栅极也连接延迟电路的输入端IN，漏极连接地线GND，源极通过负载电阻R与比例电流源输入连接。
比例电流源，用于接收驱动电流并向前级CMOS反相器的第一晶体管M1输出比例电流；包括共源共栅接法的输入晶体管N1以及镜像晶体管N2。同样为了考虑晶体管与电源线VDD连接时的可靠性问题，所述晶体管N1为PMOS晶体管，漏极与负载电阻R连接，源极与电源线VDD连接；所述晶体管N2为PMOS晶体管，漏极与第一晶体管M1的源极连接，源极与电源线VDD连接；所述晶体管N1以及晶体管N2的栅极相互连接，同时还连接至晶体管N1的漏极上。
上述电路的工作原理与图3所示电路相类似，区别在于，比例电流源所产生的比例电流是自电源线VDD流向电容C，用于对电容C充电，延迟电路仅对电平信号的下降沿起延迟作用。基本工作原理如下：
假设初始状态时输入端IN的电平信号为高电平，则前级CMOS反相器中，第一晶体管M1关闭，第二晶体管M2导通，该级反相器的输出端O的电位与地线GND相同为低电位，电容C电极两侧等电势而未存储电荷；此时，驱动电路中开关晶体管M0同样处于关闭状态，比例电流源中也不会产生驱动电流以及比例电流。经过后级CMOS反相器后，延迟电路的输出端Out输出高电平。
当向输入端IN输入下降沿的电平信号，即输入端IN跳转为低电平，前级CMOS反相器中各晶体管的开启状态也发生跳转，第一晶体管M1导通，第二晶体管M2关闭。同时驱动电路中与第一晶体管M1保持同步状态的开关晶体管M0也导通。随着上述晶体管导通，比例电流源的晶体管N1一侧产生自电源线VDD流经晶体管N1、负载电阻R以及开关晶体管M0最终流向地线GND的驱动电流；而在晶体管N2一侧则产生自电源线VDD经由晶体管N2、第一晶体管M1流向电容C的比例电流，所述比例电流对电容C充电。
同样，驱动电流与比例电流之间为固定比例关系，电容C的充电速度取决于所述驱动电流的大小以及比例电流源的电流比。可以通过提高所述电流比，可以使得比例电流的大小远小于负载电流，进而延缓电容C的充电速度，起到延长延迟时间的作用。调节所述电流比的方式与前述图3所示实施例相同，通过分别调整输入晶体管N1以及镜像晶体管N2的沟道长宽比实现，此处不再赘述。
以上电路仅从原理性角度阐述了本发明思想，而在实际的延迟电路设计中，通常还需要避免电路节点出现悬浮的状态，防止产生错误的输出逻辑而影响后级电路。因此，通常还会在延迟电路中设计一些偏置电路用于对电路进行初始化或稳定静态工作点。
图5为本发明所述延迟电路的一个具体实施例的电路图，本实施例基于图3所示延迟电路。仅对输入电平信号的上升沿起延迟作用。
结合图3以及图5所示，本实施例延迟电路还包括：
第一复位晶体管K1，采用与第一晶体管M1相同的晶体管(PMOS晶体管)，其源、漏极分别连接于比例电流源的共栅端A与地线GND，栅极与延迟电路输入端IN连接。
第二复位晶体管K2，采用与第二晶体管M2相同的晶体管(NMOS晶体管)，其源、漏极分别连接于前级CMOS反相器的输出端O与地线GND，栅极与延迟电路的输出端Out连接。
第三复位晶体管K3，采用与第一晶体管M1相同的晶体管(PMOS晶体管)，其源、漏极连接于驱动电流的流经线路上，例如负载电阻R与比例电流源的输入晶体管N1之间；具体的，所述第三复位晶体管K3的源极与负载电阻R连接，漏极与输入晶体管N1的漏极连接，栅极与延迟电路的输出端Out连接。
第四复位晶体管K4，采用与第一晶体管M1相同的晶体管(PMOS晶体管)，其源、漏极连接于比例电流的流经线路上，例如第二晶体管M2与比例电流源的镜像晶体管N2之间；具体的，所述第四复位晶体管K4的源极与第二晶体管M2的源极连接，漏极与镜像晶体管N2的漏极连接，栅极与延迟电路的输出端Out连接。
上述四个复位晶体管的基本工作原理如下：
当延迟电路的输入端IN尚未输入上升沿信号而处于低电平状态时，首先由于第一晶体管M1导通，故电容C被充电，经过后级CMOS反相器后，输出端Out同样为低电平；此时第一复位晶体管K1、第三复位晶体管K3与第四复位晶体管K4均导通；所述比例电流源中共栅端A点经由第一复位晶体管K1与地线GND连接，电位并非悬浮状态。而第二复位晶体管K2关闭，也并不会影响电容C的充电状态。
当输入端IN输入上升沿信号后，由于输出端Out存在延迟，因此所述第三复位晶体管K3与第四复位晶体管K4依然保持导通，第二复位晶体管K2保持关闭；而受到输入端IN控制的第一复位晶体管K1关闭，所述共栅端A不再受到地线GND的钳制。而是随着驱动电流的产生逐渐升高。上述过程中，延迟电路各节点的电位变化与图3所示电路相同，不再赘述。
经过一定时间延迟后，随着输出端Out的电位跳转为高电平，受到输出端Out控制的第三复位晶体管K3与第四复位晶体管K4则关闭。驱动电流以及比例电流均被截止，此时共栅端A虽然处于悬浮状态，但不会影响电路的逻辑输出。而由于第二复位晶体管K2导通，输出端O依然可以通过第二复位晶体管K2与地线GND连接，并不会处于悬浮状态而影响电路的输出逻辑。上述机制的好处在于，利用输出端Out的输出电平反馈，截止延迟电路中的驱动电流以及比例电流，可以避免产生无效的电路功耗。
当输入端IN的电平信号复位至低电平，以等待下一次上升沿信号时；第一复位晶体管K1以及前级CMOS反相器的第一晶体管M1开启，处于悬浮状态的共栅端A将再次被钳位至与地线GND电位相同，而电源线VDD通过第一晶体管M1对电容C充电，并与地线GND竞争输出端O的电位。由于第一晶体管M1受输入端IN的控制处于较强的导通状态，而第二复位晶体管K2受输出端Out的控制，其导通强弱取决于输出端Out电平的变化，本领域技术人员可以容易理解，电源线VDD能够较容易地抬高输出端O的电位，输出端Out的电位随之降低，进而削弱第二复位晶体管K2的导通能力以及地线GND对输出端O的影响，最终输出端Out复位至低电平，第二复位晶体管K2关闭，输出端O的电位与电源线VDD相同，从而完成延迟电路的复位。
对于图4所示的下降沿延迟电路，也可以采用相同的复位机制，本领域技术人员应当容易根据上述实施例，推出下降沿延迟电路的具体电路结构。
本发明所述延迟电路，并不仅仅局限于上述几种电路实现方式。在其他的可选实施例中，可以根据本发明揭示之电路原理进行晶体管类型的替换以及相应连接方式的变更等。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (7)

1.一种延迟电路，包括串联的前级CMOS反相器与后级CMOS反相器以及一端连接于上述两级反相器的连接节点，另一端接地的电容(C)，其特征在于，还包括：驱动电路、分别与所述驱动电路以及前级CMOS反相器连接的比例电流源；所述前级CMOS反相器包括第一晶体管(M1)以及第二晶体管(M2)，仅当前级CMOS反相器中的第一晶体管(M1)或第二晶体管(M2)开启时，所述驱动电路产生驱动电流，所述比例电流源接收所述驱动电流并向该开启的晶体管输出比例电流；所述比例电流小于驱动电流；所述电容(C)通过所述比例电流经由所述开启的晶体管进行充电或放电。
2.如权利要求1所述的延迟电路，其特征在于，所述延迟电路为上升沿延迟电路；其中，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接电源线(VDD)，第二晶体管(M2)的源极与比例电流源连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第二晶体管(M2)相同，且与负载电阻(R)串联于电源线(VDD)与比例电流源的输入之间。
3.如权利要求2所述的延迟电路，其特征在于，所述开关晶体管(M0)为PMOS晶体管，源极连接电源线(VDD)，漏极通过负载电阻(R)与比例电流源的输入连接，栅极与经过反相后的输入端(IN)连接；所述比例电流源为共源共栅电流源，包括均为NMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与地线(GND)连接；所述镜像晶体管(N2)的漏极与第二晶体管(M2)的源极连接，源极与地线(GND)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还连接至输入晶体管(N1)的漏极上。
4.如权利要求3所述的延迟电路，其特征在于，还包括：
第一复位晶体管(K1)，采用与第一晶体管(M1)相同的晶体管，其源/漏极分别连接于比例电流源的共栅端(A)与地线(GND)，栅极与延迟电路输入端(IN)连接；
第二复位晶体管(K2)，采用与第二晶体管(M2)相同的晶体管，其漏极连接于前级CMOS反相器的输出端(O)，其源极与地线(GND)连接，栅极与延迟电路的输出端(Out)连接；
第三复位晶体管(K3)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止驱动电流；
第四复位晶体管(K4)，采用与第一晶体管(M1)相同的晶体管，栅极与延迟电路的输出端(Out)连接，用于截止比例电流。
5.如权利要求4所述的延迟电路，其特征在于，所述第三复位晶体管(K3)的源极与负载电阻(R)连接，漏极与输入晶体管(N1)的漏极连接；所述第四复位晶体管(K4)的源极与第二晶体管(M2)的源极连接，漏极与镜像晶体管(N2)的漏极连接。
6.如权利要求1所述的延迟电路，其特征在于，所述延迟电路为下降沿延迟电路；其中，所述第一晶体管(M1)为PMOS晶体管，第二晶体管(M2)为NMOS晶体管，第一晶体管(M1)的源极连接比例电流源，第二晶体管(M2)的源极与地线(GND)连接，两者栅极与延迟电路的输入端(IN)连接，漏极相连作为该级反相器的输出端(O)，所述输出端(O)与电容(C)的一端以及后级CMOS反相器的输入端连接；所述驱动电路包括开关晶体管(M0)以及负载电阻(R)，所述开关晶体管(M0)的开闭状态与第一晶体管(M1)相同，且与负载电阻(R)串联于地线(GND)与比例电流源输入之间。
7.如权利要求6所述的延迟电路，其特征在于，所述开关晶体管(M0)为PMOS晶体管，栅极连接延迟电路的输入端(IN)，漏极连接地线(GND)，源极通过负载电阻(R)与比例电流源连接；所述比例电流源为共源共栅电流源，包括均为PMOS晶体管的输入晶体管(N1)以及镜像晶体管(N2)；所述输入晶体管(N1)的漏极与负载电阻(R)连接，源极与电源线(VDD)连接；所述镜像晶体管(N2)的漏极与第一晶体管(M1)的源极连接，源极与电源线(VDD)连接；所述输入晶体管(N1)以及镜像晶体管(N2)的栅极还均连接至输入晶体管(N1)的漏极上。
CN201110185888.7A 2011-07-04 2011-07-04 基于比例电流源的延迟电路 Active CN102291111B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110185888.7A CN102291111B (zh) 2011-07-04 2011-07-04 基于比例电流源的延迟电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110185888.7A CN102291111B (zh) 2011-07-04 2011-07-04 基于比例电流源的延迟电路

Publications (2)

Publication Number Publication Date
CN102291111A CN102291111A (zh) 2011-12-21
CN102291111B true CN102291111B (zh) 2016-03-16

Family

ID=45337256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110185888.7A Active CN102291111B (zh) 2011-07-04 2011-07-04 基于比例电流源的延迟电路

Country Status (1)

Country Link
CN (1) CN102291111B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103001615A (zh) * 2012-11-22 2013-03-27 江苏格立特电子有限公司 一种延时电路
US8861291B2 (en) * 2012-12-12 2014-10-14 Nanya Technology Corporation Memory apparatus and signal delay circuit for generating delayed column select signal
CN103066962B (zh) * 2012-12-21 2016-03-09 上海华虹宏力半导体制造有限公司 延时电路
CN104064218B (zh) * 2013-03-19 2017-02-15 上海华虹宏力半导体制造有限公司 用于eeprom灵敏放大器的时序控制产生电路
US9584107B2 (en) * 2014-11-26 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay line circuit
KR102204678B1 (ko) * 2014-12-11 2021-01-20 삼성전자주식회사 인버터 증폭기 기반의 이중 루프 레귤레이터 및 그에 따른 전압 레귤레이팅 방법
CN106130518B (zh) * 2016-06-12 2019-03-26 豪威科技(上海)有限公司 延时电路
CN113810032B (zh) * 2021-09-24 2023-08-22 电子科技大学 一种上电复位电路结构
CN114696787B (zh) * 2022-03-29 2023-06-16 拓尔微电子股份有限公司 一种具有电源同步功能的延迟电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670869A (en) * 1996-05-30 1997-09-23 Sun Microsystems, Inc. Regulated complementary charge pump with imbalanced current regulation and symmetrical input capacitance
US5694086A (en) * 1996-02-28 1997-12-02 Port; Adrian George Precision, analog CMOS one-shot and phase locked loop including the same
CN1518795A (zh) * 2001-04-06 2004-08-04 ����̩�˰뵼��ɷ����޹�˾ 用于电压控制振荡器且具有恒定输出振幅和可变时间延迟的cmos电路
CN1829087A (zh) * 2005-02-14 2006-09-06 半导体元件工业有限责任公司 延迟电路及其方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040263200A1 (en) * 2003-06-30 2004-12-30 Marijan Persun A method and apparatus for measuring leakage current and/or temperature variation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694086A (en) * 1996-02-28 1997-12-02 Port; Adrian George Precision, analog CMOS one-shot and phase locked loop including the same
US5670869A (en) * 1996-05-30 1997-09-23 Sun Microsystems, Inc. Regulated complementary charge pump with imbalanced current regulation and symmetrical input capacitance
CN1518795A (zh) * 2001-04-06 2004-08-04 ����̩�˰뵼��ɷ����޹�˾ 用于电压控制振荡器且具有恒定输出振幅和可变时间延迟的cmos电路
CN1829087A (zh) * 2005-02-14 2006-09-06 半导体元件工业有限责任公司 延迟电路及其方法

Also Published As

Publication number Publication date
CN102291111A (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
CN102291111B (zh) 基于比例电流源的延迟电路
CN101795132B (zh) 一种集成电路的i/o口的电位上拉电路和下拉电路
CN102403997B (zh) 电平移位器
JP3032694B2 (ja) メモリ素子の出力バッファ回路
CN102983846B (zh) 一种小尺寸低静态电流的上电复位电路
CN101183866B (zh) 用于动态逻辑电路的混合保持器电路
KR20140007651A (ko) 파워 게이팅 회로
CN102487240B (zh) 电压转换速率控制电路和输出电路
CN110890885A (zh) 一种应用于混合电压输出缓冲器的高速电平转换电路
TW200409457A (en) Low ground bounce output driver
CN104158388B (zh) 一种高端mosfet驱动电路
CN101227183B (zh) 施密特触发电路
CN105720948B (zh) 一种基于FinFET器件的时钟控制触发器
CN107835011A (zh) 一种高可靠性三态输出电路
Jabeur et al. Reducing transistor count in clocked standard cells with ambipolar double-gate FETs
CN101030774B (zh) 电源起始重置信号产生电路
CN109787612A (zh) 一种新型的宽范围亚阈值电平移位器电路
CN116030861A (zh) 一种具有高稳定性的mosfet-tfet混合型14t-sram单元电路、模块
Saxena et al. Enhanced power gating schemes for low leakage low ground bounce noise in deep submicron circuits
Eslami et al. Capacitive boosting for fpga interconnection networks
CN101227181B (zh) 电位切换器
CN201656776U (zh) 一种集成电路的i/o口的电位上拉电路和下拉电路
JP3813307B2 (ja) パストランジスタ論理回路
Haq et al. Challenges in Low Power VLSI Design: A Review
CN105958974B (zh) 一种基于FinFET器件的TSPC触发器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140403

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C14 Grant of patent or utility model
GR01 Patent grant