CN103001615A - 一种延时电路 - Google Patents

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Abstract

本发明公开了一种延时电路，涉及集成芯片设计领域，包括由第一PMOS管和第一NMOS管组成的第一CMOS反相器，以及由第二PMOS管和第二NMOS管组成的第二CMOS反相器，所述第一CMOS反相器的输入端接收输入信号，所述第一CMOS反相器的输出端分别和一端接地的电容器以及第二CMOS反相器的输入端连接，所述第二CMOS反相器的输出端与外电路连接，所述第一PMOS管的源极设有电阻与电源连接，所述第一NMOS管的源极设有电阻接地。本发明在第一PMOS管和第一NMOS管的源极设有电阻，通过MOS管放大，降低了对延时电路对电阻的阻值要求，同时也降低了对电容器的电容要求，进而降低了延时电路的成本。

Description

一种延时电路
技术领域
本发明涉及集成电路设计领域，具体涉及一种延时电路。
背景技术
在集成电路的设计中，需要用延时电路来实现各种信号之间的时序控制，一般的延时电路通过电阻和电容器组成的RC电路实现延时功能，输入信号经第一CMOS反相器输入RC电路，然后经第二COMS反相器输出，完成输入信号和输出信号的延时功能；在集成电路工艺中电容器的电容只能在10P以内，否则会使电容器的面积相对于芯片的面积太大，影响芯片的制造成本；在电容为10p的情况下，如果要延时100ns，电阻的阻值需要达到10k欧姆，对于常规的poly电阻来说，也会因为体积太大而影响芯片成本。
发明内容
本发明要解决的问题是提供一种延时电路，可以解决现有技术制造芯片的成本受延时电路的延长时间影响大的问题。
本发明通过以下技术方案实现：
一种延时电路，包括由第一PMOS管和第一NMOS管组成的第一CMOS反相器，以及由第二PMOS管和第二NMOS管组成的第二CMOS反相器，所述第一CMOS反相器的输入端接收输入信号，所述第一CMOS反相器的输出端分别和一端接地的电容器以及第二CMOS反相器的输入端连接，所述第二CMOS反相器的输出端与外电路连接，所述第一PMOS管的源极设有电阻与电源连接，所述第一NMOS管的源极设有电阻接地。
本发明与现有技术相比的优点在于：
在第一PMOS管和第一NMOS管的源极设置电阻，通过MOS管放大，降低了对延时电路对电阻的阻值要求，同时也降低了对电容器的电容要求，进而降低了延时电路的成本。
附图说明
图1为现有技术的延时电路的电路结构图。
图2为本发明所述的延时电路的电路结构图。
具体实施方式
如图1所示的现有技术的延时电路，包括由第一PMOS管11和第一NMOS管12组成的第一CMOS反相器1，以及由第二PMOS管21和第二NMOS管22组成的第二CMOS反相器2，所述第一CMOS反相器1的输入端5接收输入信号，所述第一CMOS反相器1的输出端与电阻3一端连接，所述电阻3的另一端分别和一端接地的电容器4以及第二CMOS反相器2的输入端连接，所述第二CMOS反相器2的输出端6与外电路连接。
如图2所示的延时电路，与图1相比的区别在于：第一PMOS管11的源极设有电阻7与电源连接，第一NMOS管12的源极设有电阻8接地，所述第一CMOS反相器1的输出端分别和一端接地的电容器4以及第二CMOS反相器2的输入端连接。
在第一PMOS管11和第一NMOS管12的源端分别设置电阻7和电阻8，根据MOS管的特性，电阻7和电阻8的阻值在输入信号转换时会被放大，而且电阻7是连接于电源线，电阻8是连接于接地线，芯片上的走线可以设置在电源线或地线下方，不会浪费芯片面积；还有因为电阻7和电阻8的阻值被MOS管放大以达到延时电路要求的阻值，电阻7和电阻8的阻值可以控制在相对比较小的范围以缩小电阻7和电阻8的体积，还可以在适当范围内加大电阻7和电阻8的阻值，进而减小电容器4的电容。

Claims (1)

1. 一种延时电路，包括由第一PMOS管（11）和第一NMOS管（12）组成的第一CMOS反相器（1），以及由第二PMOS管（21）和第二NMOS管（22）组成的第二CMOS反相器（2），所述第一CMOS反相器（1）的输入端（5）接收输入信号，所述第一CMOS反相器（1）的输出端分别和一端接地的电容器（4）以及第二CMOS反相器（2）的输入端连接，所述第二CMOS反相器（2）的输出端（6）与外电路连接，其特征在于：所述第一PMOS管（11）的源极设有电阻（7）与电源连接，所述第一NMOS管（12）的源极设有电阻（8）接地。
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