CN103427804B - 延迟电路及其延迟级 - Google Patents

Abstract

本发明提供一种延迟电路包括至少一个延迟级。延迟级包括反向接收器、电容元件、输出反向器、反馈晶体管。反向接收器包括电阻元件。反向接收器的输入节点接收输入信号，电阻元件耦接到输出节点和反向接收器的内部节点。电容元件耦接到反向接收器的输出节点。输出反向器的输入节点耦接到反向接收器的输出节点，且输出反向器的输出节点输出延迟级的输出信号。反馈晶体管耦接于输出反向器的输入节点和输出节点之间。当制程、电源电压和温度的至少其中之一变化时，反馈晶体管用以补偿反向接收器的延迟时间。

Description

延迟电路及其延迟级

技术领域

本发明有关于延迟电路及其延迟级，且特别是有关于大体上具有固定延迟时间且延迟时间无关于制程、电压和温度变化的延迟电路。

背景技术

集成电路都采用降低特征尺寸的技术，但减少特征尺寸会使装置的特性在横跨PVT曲线(Porces s Voltage Temperature curve，PVT curve)上有显著的变化。PVT变化可能导致减少上升和/或下降时间。减少上升和/或下降时间往往会因为信号没有达到预期的电平而出现非预期的延迟时间。除了别的参数影响以外，为了获得制程技术的最大功效，横跨不同路径的电路的延迟时间必须被控制，以使延迟时间对应于PVT的变化能够降低至最小。

例如，在存储装置中，RC时间追踪极其重要。RC时间可能主导延迟电路的延迟时间，因此较佳的情况是，可以使得RC时间变化较小。一般来说，电源电压可能在1.2～1.5伏特之间，工作温度范围可以在-40～100℃之间，且存储装置有制程上的误差变化。因此，RC时间可能由于PVT变化而有很大的变化。

请参照图1，图1是传统的延迟电路的电路图。延迟电路可作为输出电路。延迟电路包括数个延迟级101。每个延迟级101可以包括一个反向接收器INV1、电容C1和输出反向器INV2。反向接收器INV1是由P型金属氧化物半导体场效应晶体管P1(以下简称PMOS晶体管)、N型金属氧化物半导体场效应晶体管N1(以下简称NMOS晶体管)和电阻R1所构成，且电容C1则是由NMOS晶体管N2的栅极电容来实施。输出反向器INV2是由PMOS晶体管P2和NMOS晶体管N3所构成，而电阻R1可以由一个多晶硅电阻形成。

虽然电阻R1和电容C1用以补偿PVT变化对输入信号IN的影响，以藉此产生与PVT变化无关的输出信号OUT，但是晶体管的工作特性依然会随着PVT变化。例如，晶体管在高温下工作速度较快，而在低温下工作速度较慢，同样地，晶体管的工作速度也随着制程或供应电压而改变。换言之，位于晶体管的内部节点Q1的电压的上升或下降时间、门限电压和电流都会随着PVT变化而改变，因此，不同PVT条件下的输出信号O1、O2也会有所不同。

综上所述，在延迟电路中，PVT变化可能导致延迟时间偏离其规范值。因此，有需要研发改进输出电路，以使输出电路不易受到PVT变化的影响，而能够维持规范的延迟时间。

发明内容

本发明实施例提供一种延迟电路，且此延迟电路包括串接的至少一延迟级。此延迟级包括反向接收器、电容元件、输出反向器与反馈晶体管。反向接收器包括一个电阻元件，反向接收器的输入节点用以接收输入信号，电阻元件耦接到反向接收器的输出节点和反向接收器的内部节点。电容元件耦接到反向接收器的输出节点。输出反向器的输入节点耦接到反向接收器的输出节点，输出反向器的输出节点用以输出延迟级的输出信号。反馈晶体管的控制端耦接到输出反向器的输出节点，反馈晶体管的第一端耦接到输出反向器的输入节点，反馈晶体管的第二端耦接到预定电压电平。当制程、电源电压和温度的至少其中之一变化时，反馈晶体管用以补偿反向接收器的延迟时间。

依据本发明实施例，反馈晶体管可以是第一NMOS晶体管。此时，第一NMOS晶体管的栅极是控制端，第一NMOS晶体管的漏极是第一端，第一NMOS晶体管的源极是第二端，预定电压电平是接地电平。

依据本发明实施例，反馈晶体管可以是第一PMOS晶体管。此时，第一PMOS晶体管的栅极是控制端，第一PMOS晶体管的漏极是第一端，第一PMOS晶体管的源极是第二端，预定电压电平是电源电压。

本发明实施例提供一种延迟级，且此延迟级被包含在延迟电路中。此延迟级包括反向接收器、电容元件、输出反向器与反馈晶体管。反向接收器包括电阻元件，反向接收器的输入节点用以接收输入信号，电阻元件耦接到反向接收器的输出节点和反向接收器的内部节点。电容元件耦接到反向接收器的输出节点。输出反向器的输入节点耦接到反向接收器的输出节点，输出反向器的输出节点用以输出延迟级的输出信号。反馈晶体管的控制端耦接到输出反向器的输出节点，第一反馈晶体管的第一端耦接到输出反向器的输入节点。反馈晶体管的第二端耦接到预定电压电平。当制程、电源电压和温度的至少其中之一变化时，反馈晶体管用以补偿反向接收器的延迟时间。

综上所述，本发明实施例所提供的延迟电路及其延迟级具有反馈晶体管。在当制程、电源电压和温度的至少其中之一变化时，所述反馈晶体管用以补偿反向接收器的延迟时间。因此，由多个延迟级串联形成的延迟电路可以无关于PVT变化。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅是用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

图1是传统的延迟电路的电路图。

图2是本发明实施例的延迟电路的电路图。

图3是本发明另一实施例的延迟电路的电路图。

图4是图1的延迟电路与图2的延迟电路的第十个延迟级的输出信号的波形图。

[主要元件标号说明]

具体实施方式

〔延迟电路及其延迟级的实施例〕

在本实施例中，反馈晶体管耦接于输出反向器的输入端与输出端之间。当温度与电源电压同时改变时，反馈晶体管可用以补偿反向接收器的延迟时间。甚至，尽管是在温度、电源电压与制程皆改变的情况下，反馈晶体管依然能用以补偿反向接收器的延迟时间。

请参照图2，图2是本发明实施例的延迟电路的电路图。延迟电路2包括多个延迟级201。每一个延迟级201包括反向接收器INV1、电容C1、输出反向器INV2与反馈晶体管FBTR。值得注意的是，在本实施例中，反向接收器INV1相异于传统仅具有一个P型金属氧化物半导体场效应晶体管(以下简称PMOS晶体管)与一个N型金属氧化物半导体场效应晶体管(以下简称NMOS晶体管)的互补金属氧化物半导体场效应晶体管反向器(CMOS inverter)。

反向接收器INV1由PMOS晶体管P1、NMOS晶体管N1、电阻R1组成。电容C1是由NMOS晶体管N2的栅极电容实施。输出反向器INV2是由PMOS晶体管P2与NMOS晶体管N3所组成。电阻R1可以由多晶硅电阻形成。在本实施例中，反馈晶体管FBTR是由一个NMOS晶体管N4来实现。

在反向接收器INV1中，PMOS晶体管P1与NMOS晶体管N1的栅极用以接收延迟级201的输入信号。举例来说，第一个延迟级201的输入信号是输入信号IN，第二个延迟级201的输入信号是第一个延迟级201的输出信号O1。电阻R1耦接于PMOS晶体管P1与NMOS晶体管N1的漏极之间。PMOS晶体管P1与NMOS晶体管N1的源极分别耦接到电源电压VDD与接地端。NMOS晶体管N1的漏极还耦接至延迟级201的内部节点Q1。

在电容C1方面，NMOS晶体管N2的源极和漏极耦接到接地端，NMOS晶体管N2的栅极耦接到内部节点Q1。关于反馈晶体管FBTR，NMOS晶体管N4的源极耦接到接地端，NMOS晶体管N4的栅极用以接收延迟级201的输出信号。举例来说，第一个延迟级201用以输出信号O1，第二个延迟级201用以输出输出信号O2，最后一个延迟级201则用以输出输出信号OUT。NMOS晶体管N4耦接到内部节点Q1。

关于输出反向器INV2，PMOS晶体管P2与NMOS晶体管N3的栅极耦接到内部节点Q1。PMOS晶体管P2与NMOS晶体管N3的源极分别耦接到电源电压VDD与接地端。PMOS晶体管P2与NMOS晶体管N3的漏极用以输出延迟级201的输出信号。

以第一个延迟级201为例，反向接收器INV1接收延迟级201的输入信号IN，且于内部节点Q1输出反向信号。电阻R1与电容C1用以补偿PVT变化，并产生与PVT变化无关的输出信号OUT。输出反向器INV2在内部节点Q1接收反向的输入信号，并输出延迟的输入信号为输出信号O1。输出信号O1被反馈至反馈晶体管FBTR，并用以补偿反向接收器INV1受PVT变化影响的延迟时间。所以，在不同PVT条件下的输出信号O1、输出信号O2与输出信号OUT将不会发散，或者，在不同PVT条件下的输出信号O1、输出信号O2与输出信号OUT的发散程度可以被降低。

以第一个延迟级201为例，当输入信号IN由高电位转变至低电位，延迟现象会发生。延迟时间是由电阻R1与电容C1的理想RC时间常数决定，且此延迟时间与其它元件或装置无关。然而，PMOS晶体管P1的导电强度(conduction strength)会影响延迟时间。NMOS晶体管N4用以补偿受PMOS晶体管P1的导电强度所影响的延迟时间。更具体地说，NMOS晶体管N4因电压与温度变化所产生的导电强度变化大体上正向于PMOS晶体管P1的导电强度变化。换句话说，当PMOS晶体管P1的导电强度愈弱，NMOS晶体管N4的导电强度愈弱。当PMOS晶体管P1的导电强度愈强，NMOS晶体管N4的导电强度愈强。据此，若内部节点Q1上的信号愈稳定，则所获得的延迟级201的时间延迟也会越稳定。

〔延迟电路及其延迟级的另一实施例〕

请参照图3，图3是本发明另一实施例的延迟电路的电路图。图3的延迟电路与图2的延迟电路大致相同，其差异仅在于图3的反馈晶体管FBTR是由PMOS晶体管P3实施，且图3中的延迟级201的内部节点Q1耦接到PMOS晶体管的漏极。PMOS晶体管P4的源极耦接到电源电压VDD。PMOS晶体管P4的栅极仍用以接收延迟级301的输出信号，且PMOS晶体管P4的漏极仍耦接到内部节点Q1。

复参照图3，以第一个延迟级301为例，当输入信号IN由低电位改变至高电位时，延迟现象会发生。延迟时间是由电阻R1与电容C1的理想RC时间常数决定，且延迟时间与其它元件或装置无关。然而，NMOS晶体管N1的导电强度会影响延迟时间。PMOS晶体管P3用以补偿由NMOS晶体管N1所导致的延迟时间。更具体地说，PMOS晶体管P3因电压与温度变化影响的所产生的导电强变化正向于NMOS晶体管N1的的导电强度变化。换句话说，当NMOS晶体管N1的导电强度愈弱，PMOS晶体管N3的导电强度愈弱。当NMOS晶体管N1的导电强度愈强，PMOS晶体管P3的导电强度愈强。据此，若内部节点Q1上的信号愈稳定，则所获得的延迟级301的稳定时间延迟也会越稳定。

需要注意的是，虽然于前述的实施例中，延迟电路包括多个相同的延迟级，然而，本发明并不因此限定。换句话说，延迟电路可以包括串连的延迟级201与延迟级301。除此之外，反馈晶体管并非限定于NMOS或PMOS晶体管，且反馈晶体管亦可以用NPN晶体管或PNP晶体管实施。

〔延迟电路的效能〕

请参考图4，图4是图1的延迟电路与图2的延迟电路的第十个延迟级的输出信号的波形图。在图4中，曲线C811、C812、C813代表在电源电压1.5伏特且温度分别是-40℃、25℃与100℃时的延迟电路2的第十个延迟级的输出信号。曲线C821、C822、C823代表在电源电压1.35伏特且温度分别是-40℃、25℃与100℃时的延迟电路2的第十个延迟级的输出信号。曲线C831、C832、C833代表在电源电压1.2伏特且温度分别是-40℃、25℃与100℃时的延迟电路2的第十个延迟级的输出信号。

在图4中，曲线C841、C842、C843代表在电源电压1.5伏特且温度分别是-40℃、25℃与100℃时的延迟电路1的第十个延迟级的输出信号。曲线C851、C852、C853代表在电源电压1.35伏特且温度分别是-40℃、25℃与100℃时的延迟电路1的第十个延迟级的输出信号。曲线C861、C862、C863代表在电源电压1.2伏特且温度分别是-40℃、25℃与100℃时的延迟电路1的第十个延迟级的输出信号。

曲线C822代表所代表的延迟电路2的第十个延迟级的输出信号的延迟时间用以作为曲线C811～C813、C821、C831～C833所代表的延迟电路2的第十个延迟级的输出信号的延迟时间的比较基准；同样地，曲线C852代表所代表的传统延迟电路1的第十个延迟级的输出信号的延迟时间用以作为曲线C841～C843、C851、C861～C863所代表的延迟电路2的第十个延迟级的输出信号的延迟时间的比较基准。由上述内容可知，延迟电路2因电压与温度变化所产生的最大延迟时间的变化比率为17.7%，然而，传统延迟电路1因电压与温度变化所产生的最大延迟时间的变化比率为39.9%。

由图4可知，由电压与温度变化导致的延迟电路2的最大延迟时间的变化比率是小于由电压与温度变化导致的延迟电路1的最大延迟时间的变化比率。更进一步，当制程、电压与温度的变化被考虑时，延迟电路2的最大延迟时间的变化比率是35%，且延迟电路2的最大延迟时间的变化比率同样小于传统延迟电路1的最大延迟时间的变化比率。

总而言之，根据本发明实施例，上述的延迟电路及其延迟级具有反馈晶体管，反馈晶体管用以在电源电压与温度同时变化时补偿反向接收器的延迟时间反馈晶体管。更进一步地说，在制程、电源电压与温度同时变化时，反馈晶体管可以补偿反向接收器的延迟时间。

以上所述仅为本发明的实施例，其并非用以局限本发明的权利要求范围。

Claims (14)

1.一种延迟电路包括串接的至少一延迟级，延迟级包括：

一反向接收器，包括一个电阻元件，该反向接收器的一输入节点是用以接收一输入信号，该电阻元件耦接到该反向接收器的一输出节点和该反向接收器的一内部节点；

一电容元件，耦接到该反向接收器的该输出节点；

一输出反向器，该输出反向器的一输入节点耦接到该反向接收器的该输出节点，该输出反向器的一输出节点用以输出该延迟级的一输出信号；以及一反馈晶体管，该反馈晶体管的一控制端耦接到该输出反向器的该输出节点，该反馈晶体管的一第一端耦接到该输出反向器的该输入节点，该反馈晶体管的一第二端耦接到一预定电压电平，其中当制程、电源电压和温度的至少其中之一变化时，该反馈晶体管用以补偿该反向接收器的一延迟时间。

2.根据权利要求1所述的延迟电路，其中该反馈晶体管是一第一NMOS晶体管，该第一NMOS晶体管的栅极是该控制端，该第一NMOS晶体管的漏极是该第一端，该第一NMOS晶体管的源极是该第二端，该预定电压电平是接地电平。

3.根据权利要求1所述的延迟电路，其中该反馈晶体管是一第一PMOS晶体管，该第一PMOS晶体管的栅极是该控制端，该第一PMOS晶体管的漏极是该第一端，该第一PMOS晶体管的源极是该第二端，该预定电压电平是电源电压。

4.根据权利要求2所述的延迟电路，其中该反向接收器还包括：

一第二NMOS晶体管，该第二NMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二NMOS晶体管的源极耦接到一接地端，该第二NMOS晶体管的漏极耦接到该电阻元件；以及

一第二PMOS晶体管，该第二PMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二PMOS晶体管的源极耦接到电源电压，该第二PMOS晶体管的漏极耦接到该电阻元件；

其中该电阻元件的一第一端耦接到该反向接收器的该内部节点，该电阻元件的一第二端耦接到该反向接收器的该输出节点，该第二NMOS晶体管的漏极耦接到该反向接收器的该输出节点。

5.根据权利要求3所述的延迟电路，其中该反向接收器还包括：

一第二NMOS晶体管，该第二NMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二NMOS晶体管的源极耦接到一接地端，该第二NMOS晶体管的漏极耦接到电阻元件；以及

一第二PMOS晶体管，该第二PMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二PMOS晶体管的源极耦接到电源电压，该第二PMOS晶体管的漏极耦接到该电阻元件；

其中该电阻元件的一第一端耦接到该反向接收器的该内部节点，该电阻元件的一第二端耦接到该反向接收器的该输出节点，该第二PMOS晶体管的漏极耦接到该反向接收器的该输出节点。

6.根据权利要求1所述的延迟电路，其中该输出反向器包括：

一第三NMOS晶体管，该第三NMOS晶体管的栅极耦接到该输出反向器的该输入节点，该第三NMOS晶体管的源极耦接到一接地端，该第三NMOS晶体管的漏极耦接到该输出反向器的该输出节点；以及

一第三PMOS晶体管，该第三PMOS晶体管的栅极耦接到该输出反向器的该输入节点，该第三PMOS晶体管的源极耦接到电源电压，该第三PMOS晶体管的漏极耦接到该输出反向器的该输出节点。

7.根据权利要求1所述的延迟电路，其中该电容元件包括一第四NMOS晶体管，该第四NMOS晶体管的栅极耦接到该反向接收器的该输出节点和该输出反向器的该输入节点，该第四NMOS晶体管的源极和漏极耦接到一接地端。

8.一种延迟级，包含在一延迟电路中，该延迟级包括：

一反向接收器，包括一电阻元件，该反向接收器的一输入节点用以接收一输入信号，该电阻元件耦接到该反向接收器的一输出节点和该反向接收器的一内部节点；

一电容元件，耦接到该反向接收器的该输出节点；

一输出反向器，该输出反向器的一输入节点耦接到该反向接收器的该输出节点，该输出反向器的一输出节点用以输出该延迟级的一输出信号；以及

一反馈晶体管，该反馈晶体管的一控制端耦接到该输出反向器的该输出节点，该反馈晶体管的一第一端耦接到该输出反向器的该输入节点，该反馈晶体管的一第二端耦接到一预定电压电平，其中当制程、电源电压和温度的至少其中之一变化时，该反馈晶体管用以补偿该反向接收器的一延迟时间。

9.根据权利要求8所述的延迟级，其中该反馈晶体管是一第一NMOS晶体管，该第一NMOS晶体管的栅极是该控制端，该第一NMOS晶体管的漏极是该第一端，该第一NMOS晶体管的源极是该第二端，该预定电压电平是接地电平。

10.根据权利要求8所述的延迟级，其中该反馈晶体管是一第一PMOS晶体管，该第一PMOS晶体管的栅极是该控制端，该第一PMOS晶体管的漏极是该第一端，该第一PMOS晶体管的源极是该第二端，该预定电压电平是电源电压。

11.根据权利要求9所述的延迟级，其中该反向接收器还包括：

一第二NMOS晶体管，该第二NMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二NMOS晶体管的源极耦接到一接地端，该第二NMOS晶体管的漏极耦接到该电阻元件；以及

一第二PMOS晶体管，该第二PMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二PMOS晶体管的源极耦接到电源电压，该第二PMOS晶体管的漏极耦接到该电阻元件；

其中，该电阻元件的一第一端耦接到该反向接收器的该内部节点，该电阻元件的一第二端耦接到该反向接收器的该输出节点，该第二NMOS晶体管的漏极耦接到该反向接收器的该输出节点。

12.根据权利要求10所述的延迟级，其中该反向接收器还包括：

一第二NMOS晶体管，该第二NMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二NMOS晶体管的源极耦接到一接地端，该第二NMOS晶体管的漏极耦接到该电阻元件；以及

一第二PMOS晶体管，该第二PMOS晶体管的栅极耦接到该反向接收器的该输入节点，该第二PMOS晶体管的源极耦接到电源电压，该第二PMOS晶体管的漏极耦接到该电阻元件；

其中，该电阻元件的一第一端耦接到该反向接收器的该内部节点，该电阻元件的一第二端耦接到该反向接收器的该输出节点，该第二PMOS晶体管的漏极耦接到该反向接收器的该输出节点。

13.根据权利要求8所述的延迟级，其中该输出反向器包括：

一第三NMOS晶体管，该第三NMOS晶体管的栅极耦接到该输出反向器的该输入节点，该第三NMOS晶体管的源极耦接到一接地端，该第三NMOS晶体管的漏极耦接到该输出反向器的该输出节点；以及

一第三PMOS晶体管，该第三PMOS晶体管的栅极耦接到该输出反向器的该输入节点，该第三PMOS晶体管的源极耦接到电源电压，该第三PMOS晶体管的漏极耦接到该输出反向器的该输出节点。

14.根据权利要求8所述的延迟级，其中该电容元件包括一第四NMOS晶体管，该第四NMOS晶体管的栅极耦接到该反向接收器的该输出节点和该输出反向器的该输入节点，该第四NMOS晶体管的源极和漏极耦接到一接地端。