CN101740566B - 基于电流熔断的多晶熔丝电路 - Google Patents
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Abstract
本发明提供一种适用于半导体集成电路的电流熔断多晶熔丝电路，主要解决现有多晶熔丝电路面积过大的问题。它包括：多晶熔丝、熔断控制电路和输出变换器，该多晶熔丝串联在外部半导体集成电路电源与熔断控制结构之间；熔断控制电路由NMOS晶体管缓冲器和NMOS晶体管电平稳定器组成，串联在多晶熔丝与地之间，以产生熔断熔丝所需的大电流；输出变换器由反相器构成，输入端与熔断控制电路及多晶熔丝连接，输出端作为多晶熔丝电路的输出，以保证多晶熔丝电路输出标准数字逻辑电平。本发明减小了多晶熔丝电路面积，节省了芯片面积，降低了芯片成本，可用于半导体集成电路的修调。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及基于电流熔断的多晶熔丝电路，用于对半导体集成电路的修调。
背景技术
随着现代通讯技术和信号处理技术的发展，对高速高精度半导体集成电路的需求越来越大。半导体芯片生产过程中存在种种不理想的因素，生产出的半导体芯片性能往往很难在保证高速信号处理的同时满足高精度的信号处理要求。出于对成本的考虑，使用更先进的生产技术减少生产过程中的不理想因素并非是上上之选。而基于现有技术对集成电路芯片进行修调往往能同时满足性能和成本的要求。
通过熔丝对集成电路修调是常用的修调技术。这种技术主要用于需要永久修调的半导体集成电路，可对一处或多处进行修调。现有的熔丝电路按熔断方式主要有激光熔断和电流熔断两种。其中，激光熔断多晶熔丝电路需要使用激光熔断多晶熔丝；电流熔断多晶熔丝电路在芯片测试过程中通过探针提供电流熔断多晶熔丝。电流熔断多晶熔丝电路需要在熔丝两端放置供探针接触和提供电流通路的压焊点(PAD)。因而需要较大的面积，造成芯片成本较高，特别是在使用较多熔丝时问题尤其严重。
发明内容
本发明的目的在于克服上述已有电流熔断多晶熔丝电路的不足，提供一种基于电流熔断的多晶熔丝电路，以有效减小电流熔断多晶熔丝电路面积，降低芯片制造成本，有效实现熔丝电路熔断。
实现本发明目的的技术方案是：设置多晶熔丝熔断的控制控制电路和输出变换器，将多晶熔丝的一端与电源连接，另一端与熔断控制电路和输出变换器连接，该熔断控制电路主要由NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2并联组成，用于产生熔断熔丝所需的大电流并保证输出电平稳定；该输出变换器主要由反相器构成，用于保证多晶熔丝电路输出电平是标准数字逻辑电平。
所述的NMOS晶体管缓冲器M1的漏极与多晶熔丝连接，栅极与熔丝熔断控制信号CONTROL连接，源极和衬底与地电平连接，该熔丝熔断控制信号控制NMOS晶体管缓冲器M1的开启，以产生熔断熔丝所需的大电流，并提供熔断熔丝的大电流到地电平之间的通路，使熔丝熔断。
所述的NMOS晶体管电平稳定器M2的漏极与多晶熔丝及NMOS晶体管缓冲器M1的漏极连接，栅极与偏置电压Vbias连接，源极和衬底与地电平连接，多晶熔丝电路开始工作后，该偏置电压控制NMOS晶体管电平稳定器M2一直开启，以保证熔断的多晶熔丝电路或未熔断的多晶熔丝电路输出均稳定。
所述的反相器的输入端与NMOS晶体管缓冲器M1的漏极、NMOS晶体管电平稳定器M2的漏极及多晶熔丝连接，输出端作为多晶熔丝电路的输出。
所述反相器由PMOS晶体管M3与NMOS晶体管M4串联组成，该两管的宽长比相匹配。
根据上述方案，芯片修调熔断熔丝只需将熔丝熔断控制信号CONTROL置为高电平，开启NMOS晶体管缓冲器M1，产生熔断熔丝的200~500毫安电流。在该电流作用下，多晶熔丝熔断。
本发明与现有技术相比具有如下优点：
本发明由于设置了多晶熔丝熔断的控制电路，避免了现有技术中熔断熔丝需使用压焊点的缺陷，减小多晶熔丝电路面积，节省芯片面积，降低芯片成本。同时由于本发明设置了多晶熔丝熔断电路输出变换器，通过该电路输出标准数字逻辑电平，控制开关、寄存器可以实现半导体集成电路的修调和编程。
附图说明
图1为本发明的电路原理图；
图2为本发明的反相器电路原理图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明实施例做进一步详细地说明。在此，本发明的示意性实施例及说明用于解释本发明，但并不作为对本发明的限定。
首先，对本发明所涉及的专业术语进行说明：
NMOS：N-channel metal oxide semiconductor FET，N沟道金属氧化物半导体场效应晶体管。
PMOS：P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管。
参见图1，本发明主要由多晶熔丝、熔断控制电路和输出变换器组成，其中，多晶熔丝10，串联在外部半导体集成电路电源与熔断控制结构之间，是多晶熔丝电路的主要结构；熔断控制电路20，由NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2组成，NMOS晶体管缓冲器M1的漏极与多晶熔丝连接，栅极与熔丝熔断控制信号CONTROL连接，源极和衬底与地电平连接；NMOS晶体管电平稳定器M2的漏极与多晶熔丝及NMOS晶体管M1的漏极连接，栅极与偏置电压Vbias连接，源极和衬底与地电平连接，熔断控制电路20串联在多晶熔丝10与地之间，用于产生熔断熔丝所需的大电流并保证输出电平稳定；输出变换器30，由PMOS晶体管M3与NMOS晶体管M4串联组成的反相器构成，如图2所示。PMOS晶体管M3的栅极与NMOS晶体管M4的栅极相连构成反相器输入端，PMOS晶体管M3的漏极与NMOS晶体管M4的漏极相连构成反相器输出端，其中，PMOS晶体管M3的漏极与反相器输出端连接，栅极与反相器输入端连接，源极和衬底与电源电平连接，NMOS晶体管M4的漏极与反相器输出端连接，栅极与反相器输入端连接，源极和衬底与地电平连接，反相器的输入端与NMOS晶体管缓冲器M1的漏极、NMOS晶体管电平稳定器M2的漏极及多晶熔丝10连接，输出端作为多晶熔丝电路的输出，用于保证多晶熔丝电路输出电平是标准数字逻辑电平。PMOS晶体管M3的宽长比与所述NMOS晶体管M4的宽长比设置是匹配的，该反相器的阈值电压是电源电压的一半，因此输出变换器30可以输出标准数字逻辑电平。
由上述结构可知，要熔断多晶熔丝10，仅需将CONRTROL信号变为高电平，此时NMOS晶体管缓冲器M1导通，NMOS晶体管电平稳定器M2导通。NMOS晶体管缓冲器M1宽长比为300~600，产生熔断熔丝所需的大电流。NMOS晶体管电平稳定器M2宽长比为1~10，流过电流为2~3微安，与NMOS晶体管缓冲器M1产生电流相比可以忽略。在NMOS晶体管缓冲器M1产生的电流作用下，熔丝被熔断，这一过程仅在半导体集成电路中测时持续3~5微秒。
本发明的工作原理介绍如下：
在正常工作中，被熔断的熔丝多晶熔丝电路，NMOS晶体管缓冲器M1截止，NMOS晶体管电平稳定器M2工作在线性区，熔丝被熔断，所在支路开路。此时，NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2漏极电位没有上拉通路，低于输出变换器阈值电压，输出变换器30输出高电平，即多晶熔丝电路输出高电平。
在正常工作中，未熔断的多晶熔丝电路，CONRTROL信号一直为低电平，NMOS晶体管缓冲器M1截止，NMOS晶体管电平稳定器M2由偏置电压Vbias偏置，工作在饱和区。此时，NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2漏极电位由熔丝电阻与NMOS晶体管电平稳定器M2导通电阻分压决定，其电位高于输出变换器30阈值电压，由于该漏极电位不是标准数字逻辑电平，必须要经过输出变换器30变换，使多晶熔丝电路输出地电平。
在半导体集成电路芯片上电或是受到干扰时，无论多晶熔丝10熔断与否，NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2的漏极电位都会发生改变。当该电位上升时，在偏置电压Vbias控制下，NMOS晶体管电平稳定器M2一直开启，NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2的漏极电位被迅速拉低；反之，当该电位下降时，在偏置电压Vbias控制下，NMOS晶体管电平稳定器M2一直开启，NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2的漏极电位被迅速抬高。这样，NMOS晶体管电平稳定器M2保证了NMOS晶体管缓冲器M1和NMOS晶体管电平稳定器M2的漏极电位的稳定，进而保证了多晶熔丝电路输出稳定。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种基于电流熔断的多晶熔丝电路，包括多晶熔丝(10)，其特征在于，所述多晶熔丝(10)的一端与电源(VDD)连接，另一端连接有熔断控制电路(20)和输出变换器(30)；
该熔断控制电路(20)主要由NMOS晶体管缓冲器(M1)和NMOS晶体管电平稳定器(M2)并联组成；
所述NMOS晶体管缓冲器(M1)的漏极与所述多晶熔丝(10)连接，栅极与熔丝熔断控制信号CONTROL连接，源极和衬底与地电平连接，该熔丝熔断控制信号控制NMOS晶体管缓冲器(M1)的开启，以产生熔断所述多晶熔丝(10)所需的大电流，并提供熔断所述多晶熔丝(10)的大电流到地电平之间的通路，使所述多晶熔丝熔断(10)；
所述NMOS晶体管电平稳定器(M2)的漏极与所述多晶熔丝(10)及NMOS晶体管缓冲器(M1)的漏极连接，栅极与偏置电压(Vbias)连接，源极和衬底与地电平连接，所述多晶熔丝电路开始工作后，该偏置电压控制NMOS晶体管电平稳定器(M2)一直开启，以保证所述多晶熔丝电路中的多晶熔丝(10)无论是否熔断，多晶熔丝电路输出均稳定；
该输出变换器(30)主要由反相器构成，用于保证所述多晶熔丝电路的输出电平是标准数字逻辑电平。
2.根据权利要求1所述的多晶熔丝电路，其特征在于所述NMOS晶体管缓冲器(M1)宽长比为300～600。
3.根据权利要求1所述的多晶熔丝电路，其特征在于NMOS晶体管电平稳定器(M2)的宽长比为1～10。
4.根据权利要求1所述的多晶熔丝电路，其特征在于所述NMOS晶体管电平稳定器(M2)的工作电流设为2～3微安。
5.根据权利要求1所述的多晶熔丝电路，其特征在于所述反相器的输入端与NMOS晶体管缓冲器(M1)的漏极、NMOS晶体管电平稳定器(M2)的漏极及所述多晶熔丝(10)连接，所述反相器的输出端作为所述多晶熔 丝电路的输出。
6.根据权利要求1～5中任一项所述的多晶熔丝电路，其特征在于所述反相器由PMOS晶体管(M3)与NMOS晶体管(M4)串联组成，该两管的宽长比相匹配。
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