CN102074271B - 一种电流熔断型多晶熔丝电路 - Google Patents
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Abstract
本发明提供的电流熔断型多晶熔丝电路，由于设置了多晶熔丝熔断的外部选择电路和熔断控制电路，避免了现有技术中熔断熔丝需使用压焊点的缺陷，减小多晶熔丝电路面积，节省芯片面积，降低芯片成本。同时由于本发明设置了输出锁存器，从而可以实现熔丝熔断的同时保证电路输出是标准的数字逻辑电平。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种电流熔断型多晶熔丝电路。
背景技术
随着现代通讯技术和信号处理技术的发展，对高速高精度半导体集成电路的需求越来越大。半导体芯片生产过程中存在种种不理想的因素，生产出的半导体芯片性能往往很难在保证高速处理信号的同时满足高精度处理信号的要求。而出于对成本的考虑，使用更先进的生产技术减少生产过程中的不理想因素并非是首选。而基于现有技术对集成电路芯片进行修调往往能同时满足性能和成本的要求。
现有技术中，通过熔丝对集成电路进行修调是常用的修调技术。这种技术主要用于需要永久修调的半导体集成电路，可运用于电路一处或多处。现有的熔丝电路按熔断方式主要分为激光熔断和电流熔断两种。其中，电流熔断电路在芯片测试过程中通过探针提供电流熔断多晶熔丝，该技术需要在熔丝两端放置供探针接触和提供电流通路的压焊点(PAD)，因而需要较大的面积，造成芯片成本较高，特别是在使用较多熔丝时，问题尤其严重。
发明内容
本发明所要解决的技术问题是提供一种电流熔断型多晶熔丝电路，以有效减小电路面积，降低芯片制造成本。
为解决上述技术问题，本发明提供方案如下：
本发明实施例提供了一种电流熔断型多晶熔丝电路，所述多晶熔丝电路由外部选择电路、多晶熔丝、熔断控制电路和输出锁存器组成；
所述外部选择电路，与所述熔断控制电路连接，用于接收外部输入的选择信号；
所述多晶熔丝一端与电源连接，另一端分别与所述熔断控制电路和输出锁存器输连接；
所述熔断控制电路分别与所述多晶熔丝和所述外部选择电路连接，用于在所述选择信号有效时，根据外部输入的信号，产生用于熔断所述多晶熔丝所需的电流，以及输出一满足预定要求的电平信号；
所述输出锁存器与所述熔断控制电路的连接，用于对所述熔断控制电路输出的电平信号进行处理，产生满足预定标准的数字逻辑电平。
优选的，所述外部选择电路包括一与非门，所述选择信号为所述与非门的两个输入端所输入的行选择信号和列选择信号，所述与非门的输出端与所述熔断控制电路连接。
优选的，在所述行选择信号和列选择信号都为高电平时，所述选择信号有效。
优选的，所述熔断控制电路中设置有第一或非门、第二或非门、N沟道金属氧化物半导体场效应NMOS晶体管缓冲器以及NMOS晶体管稳定器；
所述第一或非门的输入端一脚与所述与非门的输出端连接，输入端另一脚用于输入所述控制信号，所述第一或非门输出端与所述NMOS晶体管缓冲器的栅极连接，所述第一或非门用于根据所述控制信号，控制所述NMOS晶体管缓冲器的开启；
所述第二或非门的输入端一脚与所述与非门的输出端连接，输入端另一脚用于输入时钟信号，所述第二或非门的输出端与所述NMOS晶体管稳定器的栅极以及所述输出锁存器连接，所述第二或非门用于根据所述时钟信号，控制所述NMOS晶体管稳定器的开启以及所述输出锁存器的工作状态；
所述NMOS晶体管缓冲器的漏极与所述多晶熔丝、所述NMOS晶体管稳定器的漏极以及所述输出锁存器的输入端连接，所述NMOS晶体管缓冲器的源极和衬底与地电平连接，所述NMOS晶体管缓冲器用于产生熔断所述多晶熔丝所需的电流，并提供所述电流到地电平之间的通路，使所述多晶熔丝熔断；
所述NMOS晶体管稳定器的漏极与所述多晶熔丝、所述NMOS晶体管缓冲器的漏极以及所述输出锁存器的输入端连接，所述NMOS晶体管稳定器的源极和衬底与地电平连接，所述NMOS晶体管稳定器用于输出一满足预定要求的电平信号。
优选的，当所述第一或非门输出高电平时，所述NMOS晶体管缓冲器开启。
优选的，当所述第二或非门输出高电平时，所述NMOS晶体管稳定器开启。
优选的，所述NMOS晶体管稳定器为NMOS晶体管中的倒比管。
优选的，所述输出锁存器包括一D触发器，所述D触发器的D输入端与所述NMOS晶体管缓冲器的漏极、所述NMOS晶体管稳定器的漏极以及所述多晶熔丝连接，所述D触发器的时钟输入端与所述第二或非门输出端连接，所述输出锁存器的输出端作为多晶熔丝电路的输出。
从以上所述可以看出，本发明提供的电流熔断型多晶熔丝电路，由于设置了多晶熔丝熔断的外部选择电路和熔断控制电路，避免了现有技术中熔断熔丝需使用压焊点的缺陷，减小多晶熔丝电路面积，节省芯片面积，降低芯片成本。同时由于本发明设置了输出锁存器，从而可以实现熔丝熔断的同时保证电路输出是标准的数字逻辑电平。
附图说明
图1为本发明实施例提供的多晶熔丝电路原理图；
图2为本发明实施例提供的多晶熔丝电路中输出锁存器的电路原理图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明实施例做进一步详细地说明。在此，本发明的示意性实施例及说明用于解释本发明，但并不作为对本发明的限定。
参见附图1，本发明实施例提供的电流熔断型多晶熔丝电路，具体可以由外部选择电路10、多晶熔丝20、熔断控制电路30和输出锁存器40组成。
本发明实施例所涉及的外部选择电路10，具体可以与熔断控制电路30连接，用于接收外部输入的选择信号。
具体的，外部选择电路10可由与非门A1构成。A1的输入端in1、in2脚分别用于输入行选择信号和列选择信号，A1的输出端可与熔断控制电路30中所设置的或非门O1以及或非门O2相连。
本发明实施例中，A1的输入端in1、in2脚所输入的行选择信号和列选择信号都为高电平时，选择信号有效，即多晶熔丝电路正常工作时，外部选择电路10输入为高电平，输出为低电平。
本发明实施例所涉及的多晶熔丝20，具体可串联在外部半导体集成电路电源与熔断控制结构即熔断控制电路30和输出锁存器40之间。
具体的，多晶熔丝20的一端可与外部半导体集成电路电源，另一端可与熔断控制电路30中的缓冲器M1的漏极、稳定器M2的漏极以及输出锁存器40的输入端相连。多晶熔丝20是多晶熔丝电路的主要结构。
本发明实施例所涉及熔断控制电路30，具体可以串联在多晶熔丝20与地之间，用于在外部选择电路10所涉及的选择信号有效时，根据外部输入的信号，产生用于熔断多晶熔丝20所需的电流，以及输出一满足预定要求的电平信号。
本发明实施例中，熔断控制电路30输出电平信号所满足的预定要求具体可以理解为输出电平信号稳定等要求。
熔断控制电路30具体可由或非门O1、或非门O2以及并列连接的N沟道金属氧化物半导体场效应(NMOS)晶体管缓冲器M1、NMOS晶体管稳定器M2组成。
本发明实施例所涉及的或非门O1，具体可以用于当外部选择电路10的输出信号为有效信号时，根据外部输入的控制信号，控制NMOS晶体管缓冲器M1的开启。具体的，可当或非门O1输出高电平时，NMOS晶体管缓冲器M1开启。或非门O1的输入端一脚可与外部选择电路10的输出端连接，或非门O1输入端另一脚(in3)可用于输入控制信号。或非门O1的输出端可与NMOS晶体管缓冲器M1的栅极连接。
本发明实施例所涉及的的或非门O2，具体可以用于当外部选择电路10的输出信号为有效信号时，根据外部输入的时钟信号，控制NMOS晶体管稳定器M2的开启以及输出锁存器40的工作状态。具体的，可当或非门O2输出高电平时，NMOS晶体管稳定器M2开启。或非门O2的输入端一脚可与外部选择电路10的输出端连接，输入端另一脚(in7)可用于输入时钟信号(clk)，或非门O2输出端可与NMOS晶体管稳定器M2以及输出锁存器40连接。
本发明实施例所涉及的NMOS晶体管缓冲器M1，具体可以用于产生熔断多晶熔丝20所需的电流，并提供该电流到地电平之间的通路，使多晶熔丝20熔断。
本发明实施例中，NMOS晶体管缓冲器M1的漏极可与多晶熔丝20、NMOS晶体管稳定器M2的漏极以及输出锁存器40连接，NMOS晶体管缓冲器M1的栅极可与或非门O1的输出端连接，NMOS晶体管缓冲器M1的源极和衬底可与地电平连接。
本发明实施例所涉及的NMOS晶体管稳定器M2，具体可以用于控制多晶熔丝电路输出电平满足预定的要求。
本发明实施例中，稳定器M2的漏极可与多晶熔丝20、NMOS晶体管缓冲器M1的漏极以及输出锁存器40连接，NMOS晶体管稳定器M2的栅极可与或非门O2的输出端连接，NMOS晶体管稳定器M2的源极和衬底可与地电平连接。
本发明实施例所涉及的NMOS晶体管稳定器M2，为了达到控制熔断控制电路30输入电平稳定的目的，具体可以选择NMOS晶体管中的倒比管。
本发明实施例所涉及的输出锁存器40，具体可以用于对熔断控制电路30输出的电平信号进行处理，产生满足预定标准的数字逻辑电平。
本发明实施例中，输出锁存器40具体可由D触发器构成，原理图具体可如附图2所示，可以包括反相器等功能器件。输出锁存器40的D输入端可与NMOS晶体管缓冲器M1的漏极、NMOS晶体管稳定器M2的漏极以及多晶熔丝20连接，输出锁存器40的时钟输入端可与或非门O2的输出端连接，输出寄存器40的输出端可作为多晶熔丝电路的输出。
本发明实施例中，输出锁存器40的工作状态具体可如下描述：
当输出锁存器40接收到或非门O2发送的初始时钟信号clk为高电平时，输出锁存器40输入信号；
当输出锁存器40接收到或非门O2发送的时钟信号clk为低电平时，输出锁存器40将已经输入的信号锁存并输出；
当输出锁存器40再次接收到或非门O2发送的高电平时钟信号时，输出锁存器40将输出信号锁存，并输入新的信号。
由上述结构可知，要熔断多晶熔丝20，仅需将in3脚输入的控制信号变为低电平，此时NMOS晶体管缓冲器M1导通，由于NMOS晶体管缓冲器M1宽长比较大，所以可以产生熔断熔丝所需的大电流，在NMOS晶体管缓冲器M1产生的电流作用下，熔丝被熔断，这一过程仅在半导体集成电路中持续3～5微秒。
本发明实施例的工作原理具体介绍可如下所述：
在具体的电路实现中，可允许存在若干个如本发明实施例所提供的多晶熔丝单元，它们组成一个阵列，阵列中的所有单元由同一个控制信号控制是否进行熔断操作，并分别由不同的行选择信号和列选择信号来控制它们是否工作。这个阵列用于电路测试中的微调。
在测试过程初期，所存在的若干个晶熔丝单元都是完好的。它们的in1、in2脚输入都为高电平，控制信号为高电平。这样，所有单元的与非门A1输出为低电平，或非门O1输出为低电平，或非门O2输出为时钟信号clk。NMOS晶体管缓冲器M1截止，NMOS晶体管稳定器M2由时钟信号clk偏置，clk为高电平时M2工作在饱和区，此时NMOS晶体管稳定器M2的漏极电位由多晶熔丝20的电阻与M2的导通电阻分压决定。由于NMOS晶体管稳定器M2为倒比管，其导通电阻很大，所以NMOS晶体管稳定器M2的漏极电位保持在一个较高的电位。但是由于该漏极电位不是标准数字逻辑电平，必须要经过输出锁存器40变换。输出锁存器40中反相器的阈值电压可为外部半导体集成电路电源电压的一半，NMOS晶体管稳定器M2的漏极电位高于输出锁存器40中反相器的阈值电压，所以输出锁存器40可以输出标准数字逻辑高电平。
这里解释一下NMOS晶体管稳定器M2是如何起到稳定作用的：基于上述描述，多晶熔丝20未熔断，NMOS晶体管缓冲器M1不开启，电源与地之间的电流通路从多晶熔丝20到NMOS晶体管稳定器M2。在半导体集成电路芯片上电或是受到干扰时，若NMOS晶体管稳定器M2的漏极电位上升，则NMOS晶体管稳定器M2电流增大，熔丝电流增大，多晶熔丝20上压降增大，NMOS晶体管稳定器M2的漏极电位被迅速拉低；反之，若NMOS晶体管稳定器M2的漏极电位下降，则NMOS晶体管稳定器M2电流减小，熔丝电流减小，多晶熔丝20上压降减小，NMOS晶体管稳定器M2的漏极电位被迅速抬高。这样就保证了NMOS晶体管稳定器M2的漏极电压稳定在某个较高的电位，使输出锁存器40可以输出稳定的数字逻辑高电平。
当测试过程中需要进行微调，需要选择阵列中的一个多晶熔丝单元，将其多晶熔丝进行熔断。这时，只有该一个单元的行选择信号和列选择信号in1、in2均为高电平。也就是说，只有该一个单元的选择电路A1的输出为低电平，其余单元的选择电路的输出都为高电平，其余单元都不工作。令控制信号为低电平，则该单元的或非门O1输出为高电平，NMOS晶体管缓冲器M1开启，产生熔断多晶熔丝所需的大电流，并提供所述大电流到地电平之间的通路，使多晶熔丝20熔断。这时，由于熔丝支路悬空，NMOS晶体管稳定器M2将NMOS晶体管缓冲器M1与NMOS晶体管稳定器M2的漏极电位迅速拉低至接近地电平，该单元的输出锁存器40输出稳定的数字逻辑低电平。
在该单元的熔丝被熔断之后，整个阵列再次正常工作。控制信号为高电平，所有单元的in1、in2脚输入均为高电平，即所有单元的选择电路A1的输出均为低电平。NMOS晶体管缓冲器M1截止，NMOS晶体管稳定器M2由时钟信号clk偏置，clk为高电平时M2工作在饱和区。这样，基于上述描述，已熔断熔丝的那个单元，NMOS晶体管缓冲器M1和NMOS晶体管稳定器M2的漏极电位没有上拉通路，低于输出锁存器40阈值电压，输出锁存器40输出数字逻辑低电平，其余单元的锁存器输出均为数字逻辑高电平。这样，通过锁存器输出的高低电平控制后级电路的开关，实现对电路的微调。
依此类推，如在测试中需要进一步的微调，可重复上述过程，再选择另一个多晶熔丝单元将其熔丝熔断，然后再令所有单元同时工作来实现微调。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种电流熔断型多晶熔丝电路，其特征在于，所述多晶熔丝电路由外部选择电路、多晶熔丝、熔断控制电路和输出锁存器组成；
所述外部选择电路，与所述熔断控制电路连接，用于接收外部输入的选择信号；
所述多晶熔丝一端与电源连接，另一端分别与所述熔断控制电路和输出锁存器输连接；
所述熔断控制电路分别与所述多晶熔丝和所述外部选择电路连接，用于在所述选择信号有效时，根据外部输入的信号，产生用于熔断所述多晶熔丝所需的电流，以及输出一满足预定要求的电平信号；
所述输出锁存器与所述熔断控制电路的连接，用于对所述熔断控制电路输出的电平信号进行处理，产生满足预定标准的数字逻辑电平。
2.根据权利要求1所述的多晶熔丝电路，其特征在，所述外部选择电路包括一与非门，所述选择信号为所述与非门的两个输入端所输入的行选择信号和列选择信号，所述与非门的输出端与所述熔断控制电路连接。
3.根据权利要求2所述的多晶熔丝电路，其特征在于，在所述行选择信号和列选择信号都为高电平时，所述选择信号有效。
4.根据权利要求2所述的多晶熔丝电路，其特征在于，所述熔断控制电路中设置有第一或非门、第二或非门、N沟道金属氧化物半导体场效应NMOS晶体管缓冲器以及NMOS晶体管稳定器；
所述第一或非门的输入端一脚与所述与非门的输出端连接，输入端另一脚用于输入所述控制信号，所述第一或非门输出端与所述NMOS晶体管缓冲器的栅极连接，所述第一或非门用于根据所述控制信号，控制所述NMOS晶体管缓冲器的开启；
所述第二或非门的输入端一脚与所述与非门的输出端连接，输入端另一脚用于输入时钟信号，所述第二或非门的输出端与所述NMOS晶体管稳定器的栅极以及所述输出锁存器连接，所述第二或非门用于根据所述时钟信号，控制所述NMOS晶体管稳定器的开启以及所述输出锁存器的工作状态；
所述NMOS晶体管缓冲器的漏极与所述多晶熔丝、所述NMOS晶体管稳定器的漏极以及所述输出锁存器的输入端连接，所述NMOS晶体管缓冲器的源极和衬底与地电平连接，所述NMOS晶体管缓冲器用于产生熔断所述多晶熔丝所需的电流，并提供所述电流到地电平之间的通路，使所述多晶熔丝熔断；
所述NMOS晶体管稳定器的漏极与所述多晶熔丝、所述NMOS晶体管缓冲器的漏极以及所述输出锁存器的输入端连接，所述NMOS晶体管稳定器的源极和衬底与地电平连接，所述NMOS晶体管稳定器用于输出一满足预定要求的电平信号。
5.根据权利要求4所述的多晶熔丝电路，其特征在于，当所述第一或非门输出高电平时，所述NMOS晶体管缓冲器开启。
6.根据权利要求4所述的多晶熔丝电路，其特征在于，当所述第二或非门输出高电平时，所述NMOS晶体管稳定器开启。
7.根据权利要求4所述的多晶熔丝电路，其特征在于，所述NMOS晶体管稳定器为NMOS晶体管中的倒比管。
8.根据权利要求4所述的多晶熔丝电路，其特征在于，所述输出锁存器包括一D触发器，所述D触发器的D输入端与所述NMOS晶体管缓冲器的漏极、所述NMOS晶体管稳定器的漏极以及所述多晶熔丝连接，所述D触发器的时钟输入端与所述第二或非门输出端连接，所述输出锁存器的输出端作为多晶熔丝电路的输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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Effective date of registration: 20160727 Address after: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee after: Shaanxi Xi'an electronic large Assets Management Co.,Ltd. Address before: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee before: Xidian University |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20161010 Address after: High tech Zone Industrial Park Shanglinyuan road 710075 Shaanxi city of Xi'an Province, No. 15 Patentee after: Shaanxi optoelectronic integrated circuit pilot Technology Research Institute Co.,Ltd. Address before: Xi'an City, Shaanxi province Taibai Road 710071 No. 2 Patentee before: Shaanxi Xi'an electronic large Assets Management Co.,Ltd. |
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| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: No. 15, Shanglinyuan 1st Road, Hi tech Zone, Xi'an, Shaanxi 710199 Patentee after: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Address before: No.15, Shanglinyuan 1st Road, new industrial park, high tech Zone, Xi'an City, Shaanxi Province, 710075 Patentee before: Shaanxi optoelectronic integrated circuit pilot Technology Research Institute Co.,Ltd. |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A current fused polycrystalline fuse circuit Effective date of registration: 20230328 Granted publication date: 20131023 Pledgee: Xi'an Hi-tech Emerging Industry Investment Fund Partnership (L.P.) Pledgor: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Registration number: Y2023610000221 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20131023 Pledgee: Xi'an Hi-tech Emerging Industry Investment Fund Partnership (L.P.) Pledgor: Shaanxi optoelectronic pilot Institute Technology Co.,Ltd. Registration number: Y2023610000221 |