CN104967438B

CN104967438B - 一种电流型熔丝控制电路

Info

Publication number: CN104967438B
Application number: CN201510384765.4A
Authority: CN
Inventors: 郭亮; 高炜祺; 杜宇彬; 雷郎成; 付晓君; 刘凡
Original assignee: CETC 24 Research Institute
Current assignee: CETC 24 Research Institute
Priority date: 2015-06-30
Filing date: 2015-06-30
Publication date: 2017-10-24
Anticipated expiration: 2035-06-30
Also published as: CN104967438A

Abstract

本发明提供一种电流型熔丝控制电路，包括熔断操作电路、熔丝单元、检测输出电路和控制电路，熔断操作电路直接作用于熔丝单元控制熔丝熔断操作，熔丝单元实现熔丝的熔断操作，检测输出电路检测熔丝状态并将该状态反映到输出端，控制电路通过控制熔断操作电路和检测输出电路对熔丝实现伪熔断和真熔断操作。本发明可通过控制检测输出电路实现伪熔断，在不熔断熔丝的情况下可以模拟熔断状态，易操作；具有全局使能功能，只有使能有效时才可以进行熔断操作，避免了误操作；熔断操作受到全局使能、局部使能、外部输入数据的控制，易于拓展熔丝规模并满足芯片需要大量修调的要求；无论伪熔断还是真熔断操作，其熔丝状态均可以快速锁存并反映到输出端。

Description

一种电流型熔丝控制电路

技术领域

本发明属于集成电路设计领域，具体涉及一种电流型熔丝控制电路。

背景技术

常用的熔丝有金属熔丝、多晶硅熔丝，熔断技术采用激光修调技术，大电流熔断技术，由于激光修调的成本过高，不利于大批量的熔断操作，而多晶硅熔丝由于成本低，并通过大电流熔断技术就可以实现，熔断操作方便，所以得到普遍的运用。

随着集成电路朝向纳米技术发展，芯片的流片费用也越来越高，由于工艺的偏差直接会影响芯片的性能，为了保证芯片工作时性能的良好性和稳定性，修调显得格外重要。目前，熔丝修调技术在高精度模数和数模转换器等芯片中得到广泛运用，但随之而来的问题是如何通过简单易操作的控制电路来实现熔丝修调从而改善性能。

发明内容

针对现有技术中存在的技术问题，本发明提供一种电流型熔丝控制电路，该控制电路简单可行并能够对熔丝进行操作，即使在不对熔丝进行操作的情况下也可以模拟熔丝状态，从而修复并改善芯片性能。

为了实现上述目的，本发明采用如下技术方案：

一种电流型熔丝控制电路，包括熔断操作电路、熔丝单元、检测输出电路和控制电路；其中，

所述熔断操作电路设有第一输入端、第二输入端和第三输入端，其第一输入端与外部全局使能端ENT连接，第二输入端通过线网WNOR1TRI2与检测输出电路连接，第三输入端通过线网WDEN与控制电路连接，熔断操作电路直接控制熔丝熔断操作；

所述熔丝单元设有第一输入端、电源输入端和地输入端，其第一输入端通过线网WGNOR2与熔断操作电路的输出端连接，电源输入端与外部电源端VDD连接，地输入端与外部地端GND连接，熔丝单元实现熔丝的熔断操作；

所述检测输出电路设有第一输入端、外部数据输入端和输出端，其第一输入端通过线网WFUSEMN1与熔丝单元的输出端连接，外部数据输入端与外部数据端DB连接，检测输出电路检测熔丝状态并将该状态反映到输出端，输出端与端口V_FUSE连接，且检测输出电路还通过线网WAEN、WAE、WBEN、WBE、WCEN、WCE、WAEPBE、WAEPBEN与控制电路连接，以接受控制电路的逻辑控制；

所述控制电路的输入端与外部端口A、B、C、D、E连接，其端口E是端口A、B、C、D的局部使能端，控制电路通过控制所述熔断操作电路和检测输出电路对熔丝实现伪熔断和真熔断操作。

本发明提供的电流型熔丝控制电路，可通过控制检测输出电路实现伪熔断，在不熔断熔丝的情况下可以模拟熔断状态，具有易操作的特点；具有全局使能功能，只有使能有效时才可以进行熔断操作，有效避免了误操作；熔断操作受到全局使能、局部使能、外部输入数据的控制，易于拓展熔丝规模并满足芯片需要大量修调的要求；无论伪熔断还是真熔断操作，模拟的熔丝状态和真实的熔丝状态均可以快速锁存并反映到输出端。

进一步，所述熔断操作电路包括第一或非门、第一反相器、第二反相器和第二或非门，所述第一或非门的正极输入端设为熔断操作电路的第三输入端与端口DEN连接，负极输入端设为熔断操作电路的第二输入端与端口NOR1TRI2连接，输出端与所述第一反相器的输入端连接，第一反相器的输出端与所述第二或非门的正极输入端连接，第二或非门的负极输入端与所述第二反相器的输出端连接，第二反相器的输入端设为熔断操作电路的第一输入端与端口ENT连接，第二或非门的输出端与端口GNOR2连接。

进一步，所述熔丝单元包括第一NMOS晶体管和熔丝，所述第一NMOS晶体管的栅极设为熔丝单元的第一输入端并通过线网WGNOR2与端口GNOR2连接，源极设为熔丝单元的地输入端与端口GND连接，漏极分别与熔丝的负端和端口FUSEMN1连接，熔丝的正端设为熔丝单元的电源输入端与端口VDD连接。

进一步，所述检测输出电路包括第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第三或非门、第三反相器、第四反相器、第一缓冲器、第二缓冲器、第一传输门、第二传输门、第三传输门和第四传输门，第二NMOS晶体管的栅极与端口BE连接，第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管的源极与端口GND连接，第二NMOS晶体管的漏极、第三NMOS晶体管的栅极和第三或非门的正极输入端设为检测输出电路的第一输入端并通过线网WFUSEMN1与端口FUSEMN1连接，第三NMOS晶体管的漏极与第三反相器的输入端和第四反相器的输出端连接，第三反相器的输出端与第四反相器的输入端、第四NMOS晶体管的漏极和第一传输门的输入端连接，第三或非门的负极输入端与端口BEN连接，第一传输门的栅端负极与端口BEN连接，栅端正极与端口BE连接，第一传输门的输出端与第二传输门、第三传输门、第一缓冲器和第二缓冲器的输入端连接，第二传输门的栅端负极与端口AEPBE连接，栅端正极与端口AEPBEN连接，第三传输门的栅端负极与端口AEN连接，栅端正极与端口AE连接，第一缓冲器的输出端设为检测输出电路的输出端与第四传输门的输入端和端口V_FUSE连接，第四传输门的栅端负极与端口CEN连接，栅端正极与端口CE连接，第三传输门和第四传输门的输出端设为检测输出电路的外部数据输入端与端口DB连接，第二传输门和第二缓冲器的输出端通过线网WNOR1TRI2与端口NOR1TRI2连接。

进一步，所述控制电路包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第五反相器、第六反相器、第七反相器、第八反相器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器和第七缓冲器，所述第一与非门、第二与非门、第三与非门和第四与非门的正极输入端分别与端口A、B、C、D连接，所述第一与非门、第二与非门、第三与非门和第四与非门的负极输入端与局部使能端口E连接，第一与非门的输出端、第三缓冲器的输入端和第五反相器的输入端与第五与非门的正极输入端连接，第三缓冲器的输出端与端口AEN连接，第五反相器的输出端与端口AE连接，第二与非门的输出端、第五与非门的负极输入端和第五缓冲器的输入端与第七反相器的输入端连接，第五与非门的输出端与第四缓冲器和第六反相器的输入端连接，第四缓冲器的输出端与端口AEPBE连接，第六反相器的输出端与端口AEPBEN连接，第五缓冲器的输出端与端口BEN连接，第七反相器的输出端与端口BE连接，第三与非门的输出端与第六缓冲器和第八反相器的输入端连接，第六缓冲器的输出端与端口CEN连接，第八反相器的输出端与端口CE连接，第四与非门的输出端与第七缓冲器的输入端连接，第七缓冲器的输出端与端口DEN连接。

附图说明

图1是本发明提供的电流型熔丝控制电路原理示意图。

图2是图1中熔断操作电路的结构示意图。

图3是图1中熔丝单元的结构示意图。

图4是图1中检测输出电路的结构示意图。

图5是图1中控制电路的结构示意图。

图6是本发明提供的伪熔断操作的时序示意图。

图7是本发明提供的真熔断操作的时序示意图。

图中，100、熔断操作电路；200、熔丝单元；300、检测输出电路；400、控制电路。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

请参考图1所示，本发明提供一种电流型熔丝控制电路，包括熔断操作电路100、熔丝单元200、检测输出电路300和控制电路400；其中，

所述熔断操作电路100设有第一输入端、第二输入端和第三输入端，其第一输入端与外部全局使能端ENT连接，第二输入端通过线网WNOR1TRI2与检测输出电路300连接，第三输入端通过线网WDEN与控制电路400连接，熔断操作电路100直接控制熔丝熔断操作；

所述熔丝单元200设有第一输入端、电源输入端和地输入端，其第一输入端通过线网WGNOR2与熔断操作电路100的输出端连接，电源输入端与外部电源端VDD连接，地输入端与外部地端GND连接，熔丝单元200实现熔丝的熔断操作；

所述检测输出电路300设有第一输入端、外部数据输入端和输出端，其第一输入端通过线网WFUSEMN1与熔丝单元200的输出端连接，外部数据输入端与外部数据端DB连接，检测输出电路300检测熔丝状态并将该状态反映到输出端，输出端与端口V_FUSE连接，且检测输出电路300还通过线网WAEN、WAE、WBEN、WBE、WCEN、WCE、WAEPBE、WAEPBEN与控制电路400连接，以接受控制电路400的逻辑控制；

所述控制电路400的输入端与外部端口A、B、C、D、E连接，其端口E是端口A、B、C、D的局部使能端，控制电路400通过控制所述熔断操作电路100和检测输出电路300对熔丝实现伪熔断和真熔断操作。

作为具体实施例，请参考图2所示，所述熔断操作电路100包括第一或非门NOR1、第一反相器INV1、第二反相器INV2和第二或非门NOR2，所述第一或非门NOR1的正极输入端设为熔断操作电路100的第三输入端与端口DEN连接，负极输入端设为熔断操作电路100的第二输入端与端口NOR1TRI2连接，输出端与所述第一反相器INV1的输入端连接，第一反相器INV1的输出端与所述第二或非门NOR2的正极输入端连接，第二或非门NOR2的负极输入端与所述第二反相器INV2的输出端连接，第二反相器INV2的输入端设为熔断操作电路100的第一输入端与端口ENT连接，第二或非门NOR2的输出端与端口GNOR2连接。其中，所述端口DEN的信号由控制电路400提供，端口NOR1TRI2的信号由检测输出电路300提供；输入端ENT为全局使能端，高电平有效。

作为具体实施例，请参考图3所示，所述熔丝单元200包括第一NMOS晶体管MN1和熔丝R_FUSE，所述第一NMOS晶体管MN1的栅极设为熔丝单元200的第一输入端并通过线网WGNOR2与端口GNOR2连接，由此实现与熔断操作电路100的输出端连接，所述第一NMOS晶体管MN1的源极设为熔丝单元200的地输入端与端口GND连接，漏极分别与熔丝R_FUSE的负端和端口FUSEMN1连接，熔丝R_FUSE的正端设为熔丝单元200的电源输入端与端口VDD连接。在本实施例中，所述第一NMOS晶体管MN1的栅极受到所述熔断操作电路100的控制，当第一NMOS晶体管MN1的栅极即端口GNOR2为高电平时，实现对熔丝R_FUSE的熔断操作，否则不熔断；且熔丝熔断电流在20mA～30mA，熔断操作时间大于等于10μs。

作为具体实施例，请参考图4所示，所述检测输出电路300包括第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第三或非门NOR3、第三反相器INV3、第四反相器INV4、第一缓冲器BUF1、第二缓冲器BUF2、第一传输门TRI1、第二传输门TRI2、第三传输门TRI3和第四传输门TRI4，第二NMOS晶体管MN2的栅极与端口BE连接，第二NMOS晶体管MN2、第三NMOS晶体管MN3和第四NMOS晶体管MN4的源极与端口GND连接，第二NMOS晶体管MN2的漏极、第三NMOS晶体管MN3的栅极和第三或非门NOR3的正极输入端设为检测输出电路300的第一输入端并通过线网WFUSEMN1与端口FUSEMN1连接，由此实现与熔丝单元200的输出端连接，第三NMOS晶体管MN3的漏极与第三反相器INV3的输入端和第四反相器INV4的输出端连接，第三反相器INV3的输出端与第四反相器INV4的输入端、第四NMOS晶体管MN4的漏极和第一传输门TRI1的输入端连接，第三或非门NOR3的负极输入端与端口BEN连接，第一传输门TRI1的栅端负极与端口BEN连接，栅端正极与端口BE连接，第一传输门TRI1的输出端与第二传输门TRI2、第三传输门TRI3、第一缓冲器BUF1和第二缓冲器BUF2的输入端连接，第二传输门TRI2的栅端负极与端口AEPBE连接，栅端正极与端口AEPBEN连接，第三传输门TRI3的栅端负极与端口AEN连接，栅端正极与端口AE连接，第一缓冲器BUF1的输出端设为检测输出电路300的输出端与第四传输门TRI4的输入端和端口V_FUSE连接，由此端口V_FUSE的信号能直接反映熔丝状态，第四传输门TRI4的栅端负极与端口CEN连接，栅端正极与端口CE连接，第三传输门TRI3和第四传输门TRI4的输出端设为检测输出电路300的外部数据输入端与端口DB连接，第二传输门TRI2和第二缓冲器BUF2的输出端通过线网WNOR1TRI2与端口NOR1TRI2连接，由此实现为端口NOR1TRI2提供信号。其中，所述端口DB输入的数据信号为高低电平信号。

具体地，所述检测输出电路300用于检测熔丝状态，通过控制关闭传输门TRI2、TRI3、TRI4，开启TRI1来实现，当熔丝未熔断时，线网WFUSEMN1上的信号则为高电平，通过作用于第三NMOS晶体管MN3的栅极使得第三NMOS晶体管MN3的漏极为低电平，经过第三反相器INV3和第四反相器INV4的锁存，第四NMOS晶体管MN4的漏极为高电平，最后通过第一传输门TRI1和第一缓冲器BUF1将高电平传输到端口V_FUSE；当熔丝熔断时，线网WFUSEMN1上的信号则为低电平，端口BEN为低电平，在第三或非门NOR3的作用下，第四NMOS晶体管MN4的漏极为低电平并将该信号通过第一传输门TRI1和BUF1第一缓冲器传输到端口V_FUSE。当所述检测输出电路300在伪熔断操作时，全局使能端ENT处于低电平，通过控制电路关闭第一传输门TRI1和第二传输门TRI2，同时开启第三传输门TRI3和第四传输门TRI4，输入数据DB直接输出到端口V_FUSE，从而模拟熔丝状态，当输入数据DB为低电平时，输出端口V_FUSE为低电平，表示伪熔断；当输入数据DB为高电平时，输出端口V_FUSE为高电平，表示不伪熔断。当所述检测输出电路300在真熔断操作时，通过控制电路关闭第一传输门TRI1、第二传输门TRI2和第四传输门TRI4，开启第三传输门TRI3，输入数据DB保持为低电平。

作为具体实施例，请参考图5所示，所述控制电路400包括第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5、第五反相器INV5、第六反相器INV5、第七反相器INV7、第八反相器INV8、第三缓冲器BUF3、第四缓冲器BUF4、第五缓冲器BUF5、第六缓冲器BUF6和第七缓冲器BUF7，所述第一与非门NAND1、第二与非门NAND2、第三与非门NAND3和第四与非门NAND4的正极输入端分别与端口A、B、C、D连接，所述第一与非门NAND1、第二与非门NAND2、第三与非门NAND3和第四与非门NAND4的负极输入端与局部使能端口E连接，第一与非门NAND1的输出端、第三缓冲器BUF3的输入端和第五反相器INV5的输入端与第五与非门NAND5的正极输入端连接，第三缓冲器BUF3的输出端与端口AEN连接，第五反相器INV5的输出端与端口AE连接，第二与非门NAND2的输出端、第五与非门NAND5的负极输入端和第五缓冲器BUF5的输入端与第七反相器INV7的输入端连接，第五与非门NAND5的输出端与第四缓冲器BUF4和第六反相器INV6的输入端连接，第四缓冲器BUF4的输出端与端口AEPBE连接，第六反相器INV6的输出端与端口AEPBEN连接，第五缓冲器BUF5的输出端与端口BEN连接，第七反相器INV7的输出端与端口BE连接，第三与非门NAND3的输出端与第六缓冲器BUF6和第八反相器INV8的输入端连接，第六缓冲器BUF6的输出端与端口CEN连接，第八反相器INV8的输出端与端口CE连接，第四与非门NAND4的输出端与第七缓冲器BUF7的输入端连接，第七缓冲器BUF7的输出端与端口DEN连接，由此实现为端口DEN提供信号。至此，所述检测输出电路300通过线网WAEN、WAE、WBEN、WBE、WCEN、WCE、WAEPBE、WAEPBEN实现与控制电路400相连接，且控制电路400能够通过线网WAEN、WAE、WBEN、WBE、WCEN、WCE、WAEPBE、WAEPBEN来控制检测输出电路300的各个传输门。在本实施例中，所述端口A、B、C、D、E信号为逻辑电平信号，端口A信号、端口B信号、端口C信号、端口D信号分别与端口E信号进行与非或与逻辑操作并通过端口AE、AEN、AEPBE、AEPBEN、BE、BEN、CE、CEN、DEN输出信号，该输出信号用于控制所述检测输出电路300和熔断操作电路100完成伪熔断和真熔断的功能。

为了便于理解所述伪熔断和真熔断功能，以下将对伪熔断和真熔断的工作过程进行详细说明。

请参考图6所示，为伪熔断操作的时序示意图，其工作过程如下：

步骤1：在t0～t1期间，将端口A、C、D、ENT置为逻辑低电平＂0＂，将端口B、E置为逻辑高电平＂1＂，此时检测输出电路300输出的状态反映的是熔丝的真实状态，该状态用于判断熔丝是否熔断。

步骤2：在t1～t2期间，保证t2-t1≥10μs，保持端口D、E、ENT电平状态，将端口A、C置为逻辑高电平＂1＂，将端口B置为逻辑低电平＂0＂，输入数据DB如果为逻辑低电平＂0＂，表示熔丝处于伪熔断状态，端口V_FUSE输出信号为逻辑低电平＂0＂；输入数据DB如果为逻辑高电平＂1＂，表示熔丝处于不伪熔断状态，端口V_FUSE输出信号为逻辑高电平＂1＂。

步骤3：在t2～t3期间，保持端口B、D、ENT电平状态，将端口A、C、E置为逻辑低电平＂0＂，检测输出电路300处于锁存状态，将模拟的熔丝状态反映到输出端口V_FUSE。

请参考图7所示，为真熔断操作的时序示意图，其工作过程如下：

步骤1：在t0～t1期间，将端口A、C、D、ENT置为逻辑低电平＂0＂，将端口B、E置为逻辑高电平＂1＂，此时检测输出电路300通过端口V_FUSE输出的状态反映的是熔丝的真实状态。

步骤2：在t1～t2期间，保证t2-t1≥10μs，保持端口C、E电平状态，将端口A、D、ENT置为逻辑高电平＂1＂，将端口B置为逻辑低电平＂0＂，输入数据DB如果为逻辑低电平＂0＂，表示对熔丝进行熔断操作；输入数据DB如果为逻辑高电平＂1＂，表示不对熔丝进行熔断操作。

步骤3：在t2～t3期间，保持端口C、E电平状态，将端口A、D、ENT置为逻辑低电平＂0＂，将端口B置为逻辑高电平＂1＂，检测输出电路300在端口V_FUSE输出信号如果为逻辑低电平＂0＂，表示熔丝已经熔断，如果为逻辑高电平＂1＂，表示熔丝没有被熔断。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims

1.一种电流型熔丝控制电路，其特征在于，包括熔断操作电路、熔丝单元、检测输出电路和控制电路；其中，

所述控制电路的输入端与外部端口A、B、C、D、E连接，其端口E是端口A、B、C、D的局部使能端，控制电路通过控制所述熔断操作电路和检测输出电路对熔丝实现伪熔断和真熔断操作；

端口A信号、端口B信号、端口C信号、端口D信号分别与端口E信号进行与非或与逻辑操作并通过端口AE、AEN、AEPBE、AEPBEN、BE、BEN、CE、CEN、DEN输出信号，线网WAEN、WAE、WBEN、WBE、WCEN、WCE、WAEPBE、WAEPBEN分别连接至端口AEN、AE、BEN、BE、CEN、CE、AEPBE、AEPBEN。

2.根据权利要求1所述的电流型熔丝控制电路，其特征在于，所述熔断操作电路包括第一或非门、第一反相器、第二反相器和第二或非门，所述第一或非门的正极输入端设为熔断操作电路的第三输入端与端口DEN连接，负极输入端设为熔断操作电路的第二输入端与端口NOR1TRI2连接，输出端与所述第一反相器的输入端连接，第一反相器的输出端与所述第二或非门的正极输入端连接，第二或非门的负极输入端与所述第二反相器的输出端连接，第二反相器的输入端设为熔断操作电路的第一输入端与端口ENT连接，第二或非门的输出端与端口GNOR2连接；所述端口DEN通过线网WDEN与控制电路连接，所述端口NOR1TRI2通过线网WNOR1TRI2与检测输出电路连接，所述端口GNOR2通过线网WGNOR2与所述熔丝单元连接。

3.根据权利要求1所述的电流型熔丝控制电路，其特征在于，所述熔丝单元包括第一NMOS晶体管和熔丝，所述第一NMOS晶体管的栅极设为熔丝单元的第一输入端并通过线网WGNOR2与端口GNOR2连接，源极设为熔丝单元的地输入端与端口GND连接，漏极分别与熔丝的负端和端口FUSEMN1连接，熔丝的正端设为熔丝单元的电源输入端与端口VDD连接。

4.根据权利要求1所述的电流型熔丝控制电路，其特征在于，所述检测输出电路包括第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第三或非门、第三反相器、第四反相器、第一缓冲器、第二缓冲器、第一传输门、第二传输门、第三传输门和第四传输门，第二NMOS晶体管的栅极与端口BE连接，第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管的源极与端口GND连接，第二NMOS晶体管的漏极、第三NMOS晶体管的栅极和第三或非门的正极输入端设为检测输出电路的第一输入端并通过线网WFUSEMN1与端口FUSEMN1连接，第三NMOS晶体管的漏极与第三反相器的输入端和第四反相器的输出端连接，第三反相器的输出端与第四反相器的输入端、第四NMOS晶体管的漏极和第一传输门的输入端连接，第三或非门的负极输入端与端口BEN连接，第一传输门的栅端负极与端口BEN连接，栅端正极与端口BE连接，第一传输门的输出端与第二传输门、第三传输门、第一缓冲器和第二缓冲器的输入端连接，第二传输门的栅端负极与端口AEPBE连接，栅端正极与端口AEPBEN连接，第三传输门的栅端负极与端口AEN连接，栅端正极与端口AE连接，第一缓冲器的输出端设为检测输出电路的输出端与第四传输门的输入端和端口V_FUSE连接，第四传输门的栅端负极与端口CEN连接，栅端正极与端口CE连接，第三传输门和第四传输门输出端的设为检测输出电路的外部数据输入端与端口DB连接，第二传输门和第二缓冲器的输出端通过线网WNOR1TRI2与端口NOR1TRI2连接。

5.根据权利要求1所述的电流型熔丝控制电路，其特征在于，所述控制电路包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第五反相器、第六反相器、第七反相器、第八反相器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器和第七缓冲器，所述第一与非门、第二与非门、第三与非门和第四与非门的正极输入端分别与端口A、B、C、D连接，所述第一与非门、第二与非门、第三与非门和第四与非门的负极输入端与局部使能端口E连接，第一与非门的输出端、第三缓冲器的输入端和第五反相器的输入端与第五与非门的正极输入端连接，第三缓冲器的输出端与端口AEN连接，第五反相器的输出端与端口AE连接，第二与非门的输出端、第五与非门的负极输入端和第五缓冲器的输入端与第七反相器的输入端连接，第五与非门的输出端与第四缓冲器和第六反相器的输入端连接，第四缓冲器的输出端与端口AEPBE连接，第六反相器的输出端与端口AEPBEN连接，第五缓冲器的输出端与端口BEN连接，第七反相器的输出端与端口BE连接，第三与非门的输出端与第六缓冲器和第八反相器的输入端连接，第六缓冲器的输出端与端口CEN连接，第八反相器的输出端与端口CE连接，第四与非门的输出端与第七缓冲器的输入端连接，第七缓冲器的输出端与端口DEN连接。