CN101067973B - 用于侦测与修复存储器的熔丝电路系统 - Google Patents
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Abstract
本发明为一种用在修护与侦测的熔丝电路，其包含一熔丝电阻器，一参考电阻，一电压感测电路，一运算放大器与一闩锁电路。电阻值差异可凭借电压感测电路与运算放大器依据电压差而正确地侦测得。因此，从输出信号的逻辑位准可准确地侦测得熔丝电阻器是否已程序化。
Description
技术领域
本发明涉及的是一种半导体装置，尤其关于修护与侦测用存储器的熔丝电路(fuse circuit)。
背景技术
传统上，熔丝电路常用在内存装置，尤其是用在凭借程序化(programmed)熔丝来达成内存的缩减控制(redundancy control)之内存装置。
请参见图1，所显示的是一传统熔丝电路100的电路图。熔丝电路100包含了二个PMOS晶体管(transistor)111与121，一熔丝110，一参考电阻120，三个NMOS晶体管112、113与122，以及一个反相器(inverter)130。熔丝110本身是一种电熔丝，其可经由程序化来调整其电阻值。
然而，在传统的设计上，反相器130的输出并无法指出经程序化后的熔丝110的导电状态。换言的，熔丝电路100无法分辨熔丝110是否有经过程序化的处理。此乃由于两节点A与B的电压不是由熔丝110与参考电阻120之间的电阻值差来决定的，而是由两节点A与B的寄生电容(parasitic capacitances)所决定。
如此一来，尽管熔丝110的电阻值在程序化过后已改变，熔丝电路100所产生的输出信号FUSEOUT仍然位于一逻辑高位准，因而误以为熔丝110尚未被程序化。这将会严重降低装有熔丝110之内存装置的可靠度。
发明内容
有鉴于上述问题，本发明的一目的在于提供一种熔丝电路，其可正确无误地指出一电熔丝是否经过程序化。
为达上述目的，本发明的熔丝电路包含一熔丝电阻器，一参考电阻，一电压感测电路，与一运算放大器。熔丝电阻器与参考电阻是与第一电源端连接。电压感测电路凭借一第一控制脉冲信号致能并根据熔丝电阻器与参考电阻的电阻值产生一第一节点电压与一第二节点电压。运算放大器接收第一节点电压与第二节点电压后，将第一节点电压与第二节点电压之间的电压差放大至第一电源端或第二电源端的电压位准而产生一放大电压。
在一实施态样中，本发明的电压感测电路可包含第一、第二、第三与第四晶体管。第一晶体管的源极与熔丝电阻器连接，第一晶体管的栅极接收第一控制脉冲信号，且第一晶体管的漏极产生第一节点电压。第二晶体管的源极与参考电阻连接，第二晶体管的栅极与第一晶体管的栅极连接，且第二晶体管的漏极产生第二节点电压。第三晶体管的漏极与第一晶体管的漏极连接，第三晶体管的源极与第二电源端连接。第四晶体管的漏极与第二晶体管的漏极连接，第四晶体管的源极与第二电源端连接，且第四晶体管的栅极与第三晶体管的栅极与第四晶体管的漏极相连接。
附图说明
图1是一传统熔丝电路的电路图；
图2是本发明的熔丝电路的电路图；
图3显示DTB，DETB与Vav三种信号以及一电压差(VIN-VINB)示意图。
附图标记说明：100-熔丝电路；110-熔丝；111、121、212、221、231-PPMOS晶体管；112、113、122、211、213、222、231-NNMOS晶体管；120-参考电阻；130、232、241、242-反相器；200-熔丝电路；110-熔丝；120-参考电阻；120a-参考电阻；120-的一端；230-运算放大器；231-传输闸；240-闩锁电路；A、B、E、IN、INB-节点；I1、I2-电流；Vav-放大电压；REP-程序化脉冲信号；DTB、DETB-控制脉冲信号。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
图2显示本发明的熔丝电路的电路图。请参见图2，熔丝电路200包含一熔丝110，一参考电阻120，三个NMOS晶体管211、213与222，二个PMOS晶体管212与221，一运算放大器(operational amplifier)230，一传输闸(transmissiongate)231与一闩锁电路(latch circuit)240。
熔丝110可以是一电熔丝，而传输闸231包含了一PMOS晶体管231P与一NMOS晶体管231N。熔丝110与参考电阻120具有不同的电阻值。举例来说，在熔丝110被程序化的前，其电阻值小于参考电阻120的电阻值，而在熔丝110被程序化的后，其电阻值大于参考电阻120的电阻值。熔丝110位于一工作电压VEXT与一节点E之间而构成电连接，而节点E则与PMOS晶体管212的源极连接。PMOS晶体管212的栅极连接至PMOS晶体管221的栅极，而PMOS晶体管212的漏极连接至一节点IN。同时，PMOS晶体管212与221的共同栅极端Cm接收一低态有效(active low)控制脉冲信号DTB。节点IN也与NMOS晶体管213的漏极以及运算放大器230的正相输入端连接。NMOS晶体管213的栅极与节点INB连接，且NMOS晶体管213的源极与接地电压GND连接。NMOS晶体管211的用在将熔丝程序化的漏极与节点E连接，且NMOS晶体管211的源极与接地电压GND连接。此外，NMOS晶体管211的栅极接收一高态有效(activehigh)程序化脉冲信号REP。
再者，参考电阻120与工作电压VEXT连接。PMOS晶体管221的源极与参考电阻120的一端120a连接，而PMOS晶体管221的漏极与节点INB连接。NMOS晶体管222的源极与接地电压GND连接，而NMOS晶体管222的漏极与门极与节点INB之间形成短路。节点IN与INB的电压分别传送至运算放大器230的正相输入端与负相输入端。运算放大器230的输出端与一以低态有效的控制脉冲信号DETB进行控制的传输闸231的输入端连接。包含有两反相器241与242的闩锁电路240的输入端与传输闸231的输出端连接，且闩锁电路240的输出端输出一输出信号OUT。
图3显示DTB、DETB与Vav三种信号，以及一电压差(VIN-VINB)。以下将借着图3来说明熔丝电路200的运作。
首先，假设熔丝110在被程序化的前的电阻值R110小于参考电阻120的电阻值R120，且控制脉冲信号DETB位于一逻辑高位准。当控制脉冲信号DTB由逻辑高位准改变为逻辑低位准时，PMOS晶体管212与221是被导通或触发。由于NMOS晶体管213与222形成一电流镜(current mirror)，因而分别流经熔丝110与参考电阻120的电流I1与I2为固定电流。当NMOS晶体管213与222两者为规格相同的晶体管时，电流I1与I2的值应为相同。因此，只要熔丝110的电阻值R110小于参考电阻120的电阻值R120，节点IN的电压VIN将会高在节点INB的电压VINB，而使得电压差(VIN-VINB)为正值。运算放大器230会将电压差(VIN-VINB)放大至工作电压VEXT的电压位准并产生一如图3所示的放大电压Vav。
在一预定时间后，当控制脉冲信号DETB从逻辑高位准改变至逻辑低位准时，传输闸231的PMOS晶体管231P与NMOS晶体管231N会被导通。位于逻辑高位准的放大电压Vav是经由传输闸231被传送至闩锁电路240。最后，放大电压Vav是被闩锁电路240所闩锁住。因此，熔丝电路200输出一个位于逻辑低位准的输出信号OUT，用来指出熔丝110尚未被程序化。
另一方面，经可程序化后的熔丝110的电阻值R110是大于参考电阻120的电阻值R120。当控制脉冲信号DTB从一逻辑高位准改变至一逻辑低位准时，PMOS晶体管212与221会被导通或触发。由于熔丝110的电阻值R110大于参考电阻120的电阻值R120，因而节点IN的电压VIN会低在节点INB的电压VINB，而使得电压差(VIN-VINB)为负值。明显地，电流I1仍维持定值，而NMOS晶体管213的漏极对源极(drain-to-source)电压VIN在熔丝110被程序化后已改变了。这是因为NMOS晶体管213在饱和区(saturation region)工作的缘故。接着，运算放大器230会将电压差(VIN-VINB)放大至接地电压GND的电压位准并产生一放大电压Vav(未显示)。
在一预定时间后，当控制脉冲信号DETB从逻辑高位准改变至逻辑低位准时，传输闸231的NMOS晶体管231N与PMOS晶体管231P会被导通。位于逻辑低位准的放大电压Vav是经由传输闸231被传送至闩锁电路240。最后，运算放大器230产生的放大电压Vav是被闩锁电路240所闩锁住。因此，熔丝电路200输出一个位于逻辑高位准的输出信号OUT，用来指出熔丝110已被程序化。
根据本发明，借着由NMOS晶体管213与222所组成的电流镜，可正确侦测出熔丝110的电阻差异，且运算放大器230得以进一步依据后续在熔丝110所测得的电压差异来进行操作。因此，本发明可正确无误地侦测出熔丝被程序化与否。此外，本发明的电流镜结构使得节点IN与节点INB的电压位准不会受到寄生电容的影响。因此，本发明的设计，可有效改善设有可程序化熔丝之内存装置的可靠度。
以上，本发明已凭借各个实施例及其相关图式而清楚载明。然而，熟习所述的项技术者当了解的是，本发明的各个实施例在此仅为例示性而非为限制性，也即，在不脱离本发明实质精神与范围之内，上述所述与的各组件的变化例与修正例均为本发明所涵盖。缘此，本发明是由后附的申请专利范围所加以界定。
Claims (7)
1.一种熔丝电路，其特征在于：其包含：
一熔丝电阻器，连接至一第一电源端；
一参考电阻，连接至所述的第一电源端；
一电压感测电路，其分别与所述的熔丝电阻器、所述的参考电阻、一第二电源端连接；
所述的电压感测电路由一第一控制脉冲信号触发，用以依据所述的熔丝电阻器的电阻值与所述的参考电阻的电阻值产生一第一节点电压与一第二节点电压；
其中所述的电压感测电路包含：一第一晶体管，其源极与所述的熔丝电阻器连接，栅极接收所述的第一控制脉冲信号，且漏极产生所述的第一节点电压；一第二晶体管，其源极与所述的参考电阻连接，栅极与所述的第一晶体管的栅极连接，且漏极产生所述的第二节点电压；一第三晶体管，其漏极与所述的第一晶体管的漏极连接，且源极与所述的第二电源端连接；以及一第四晶体管，其漏极与所述的第二晶体管的漏极连接，源极与所述的第二电源端连接，且栅极与所述的第三晶体管的栅极与所述的第四晶体管的漏极相连接；一运算放大器，用以接收所述的第一节点电压与所述的第二节点电压，与产生一放大电压，其中所述的第一节点电压与所述的第二节点电压之间的电压差被放大至所述的第一电源端或所述的第二电源端的电压位准；以及
一程序化晶体管，连接在一第三节点与所述的第二电源端之间，且由一程序化脉冲信号控制导通或关闭，其中所述的第三节点位于所述熔丝电阻器和所述第一晶体管之间；
一闩锁电路，用以储存所述的运算放大器所产生的所述的放大电压；
一传输闸，连接在所述的闩锁电路与所述的运算放大器之间，用以依据一第二控制脉冲信号传输所述的放大电压；
当该第二控制脉冲信号从逻辑高位准改变至逻辑低位准时，所述传输闸的NMOS晶体管与PMOS晶体管会被导通，位于逻辑低位准的放大电压是经由所述传输闸被传送至所述闩锁电路，最后，所述运算放大器产生的放大电压是被所述闩锁电路所闩锁住。
2.根据权利要求1的熔丝电路，其特征在于：所述的熔丝电阻器与所述的参考电阻具有不同的电阻值。
3.根据权利要求1的熔丝电路，其特征在于：所述的第一电源端是载有一工作电压且所述的第二电源端是载有一接地电压。
4.根据权利要求1的熔丝电路，其特征在于：所述的熔丝电阻器是一电子熔丝。
5.一种熔丝电路，其特征在于：包含：
一熔丝电阻器，其连接至一工作电压；
一参考电阻，其连接至所述的工作电压；
一第一PMOS晶体管，其源极与所述的熔丝电阻器连接，栅极接收一第一控制脉冲信号，且漏极产生一第一节点电压；
一第二PMOS晶体管，其源极与所述的参考电阻连接，栅极与所述的第一PMOS晶体管的栅极连接，且漏极产生一第二节点电压；
一第一NMOS晶体管，其漏极与所述的第一PMOS晶体管的漏极连接，且源极与一接地电压连接；
一第二NMOS晶体管，其漏极与所述的第二PMOS晶体管的漏极连接，源极与所述的接地电压连接，且栅极与所述的第一NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极相连接；以及
一运算放大器，用以接收所述的第一节点电压与所述的第二节点电压，并产生一放大电压，其中所述的第一节点电压与所述的第二节点电压之间的电压差被放大至所述的工作电压或所述的接地电压的电压位准；
一程序化晶体管，连接在一第三节点与所述的接地电压之间，且由一程序化脉冲信号控制导通或关闭，其中所述的第三节点位于所述的熔丝电阻器与所述的第一PMOS晶体管的源极之间；
一闩锁电路，用以储存所述的运算放大器所产生的所述的放大电压；
一传输闸，连接在所述的闩锁电路与所述的运算放大器之间，用来依据一第二控制脉冲信号以传送所述的放大电压；
当该第二控制脉冲信号从逻辑高位准改变至逻辑低位准时，所述传输闸的NMOS晶体管与PMOS晶体管会被导通，位于逻辑低位准的放大电压是经由所述传输闸被传送至所述闩锁电路，最后，所述运算放大器产生的放大电压是被所述闩锁电路所闩锁住；
所述第一NMOS晶体管与所述第二NMOS晶体管形成一电流镜，因而分别 流经所述熔丝电阻器与所述参考电阻的电流I1与I2为固定电流；
当所述第一NMOS晶体管与所述第二NMOS晶体管为规格相同的晶体管时，电流I1与I2的值应为相同，因此，只要熔丝电阻器的电阻值小于参考电阻的电阻值，节点IN的电压VIN将会高于节点INB的电压VINB，而使得电压差(VIN-VINB)为正值，所述运算放大器会将电压差(VIN-VINB)放大至工作电压VEXT的电压位准并产生一放大电压，其中，
节点IN为与所述第一NMOS晶体管的漏极和所述运算放大器的正相输出端连接的节点；
节点INB为与所述所述第一NMOS晶体管的栅极连接的节点。
6.根据权利要求5的熔丝电路，其特征在于：所述的熔丝电阻器与所述的参考电阻具有不同的电阻值。
7.根据权利要求5的熔丝电路，其特征在于：所述的熔丝电阻器是一电子熔丝。
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