CN104538056A - 一种电熔丝感应放大器 - Google Patents
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Abstract
本发明公开了一种电熔丝放大器，包括：一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管和一参考电阻，第二电路单元包括相串联的至少一对晶体管和一电熔丝；一放大电路，包括第一晶体管单元和第二晶体管单元，通过第一晶体管单元或第二晶体管单元来对电流放大器输出的控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；一缓冲器，对中间信号进行处理，以输出一判读信号。本发明可对电熔丝被烧写或未烧写和参考电阻的阻值差别进行放大，之后输出到放大电路进行进一步放大，并通过缓冲器输出判断信号“1”或“0”，来区分电熔丝efuse被烧写或未烧写状态。
Description
技术领域
本发明涉及集成电路设计领域，具体涉及一种电熔丝感应放大器。
背景技术
现有技术一般是利用参考电阻与efuse(电熔丝)烧写之前和烧写之后阻值的不同，产生一对差分电压，然后经过latch-type(锁存型)器的放大，输出1或者0，代表efuse被烧写或者没有被烧写，具体可参照图1所示。
随着工艺的不断推进，器件的关键尺寸越来越小，器件受到工艺的变化也越来越大，利用参考电阻与efuse烧写之前和烧写之后阻值的不同产生的差分电压差值变得很小，在最差情况下，很难满足latch-type放大器的灵敏度的要求，从而导致不能给出正确的efuse的状态。
因此，有必要开发出一种对工艺偏差不敏感的电熔丝感应放大器(efuse sense amplifier)。
发明内容
本发明提供了一种电熔丝感应放大器，其中，包括：
一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管(P1，N1)和一参考电阻(100R)，第二电路单元包括相串联的至少一对晶体管(P2，N2)和一电熔丝(100E)，且第二电路单元的其中一对晶体管(P2，N2)连接的节点提供一控制信号；
一放大电路，包括第一晶体管单元(P1，Pn1)和第二晶体管单元(N11，Nn11)，通过所述第一晶体管单元(P1，Pn1)或第二晶体管单元来对所述控制信号进行放大，并在第一晶体管单元(P1，Pn1)和第二晶体管单元(N11，Nn11)连接的节点提供一中间信号；
一缓冲器，对所述中间信号进行处理，以输出一判断信号，根据所述判断信号来得出电熔丝的烧写或未烧写状态。
上述的电熔丝感应放大器，其中，所述第一电路单元中的一对晶体管包括一PMOS晶体管(P1)和一NMOS晶体管(N1)；
其中，PMOS晶体管(P1)的源极端连接到电源电压(VDD)，且该PMOS晶体管(P1)的控制端与漏极端相连。
上述的电熔丝感应放大器，其中，所述第二电路单元中的一对晶体管包括一PMOS晶体管(P2)和一NMOS晶体管(N2)；
其中，PMOS晶体管(P2)的源极端连接到电源电压(VDD)。
上述的电熔丝感应放大器，其中，所述第一电路单元中一PMOS晶体管(P1)的控制端与第二电路单元中一PMOS晶体管(P2)的控制端相连。
上述的电熔丝感应放大器，其中，一输入信号(RL)同时连接到第一电路单元和第二电路单元中的一NMOS晶体管(N1，N2)的控制端。
上述的电熔丝感应放大器，其中，参考电阻和电熔丝的一端均接地。
上述的电熔丝感应放大器，其中，所述第一晶体管单元包括若干串联的PMOS晶体管(P11，Pn1)；
所述第二晶体管单元包括若干串联的NMOS晶体管(N11，Nn1)；
所述控制信号连接到第一晶体管单元中各个PMOS晶体管的控制端，以及连接到第二晶体管单元中各个NMOS晶体管的控制端。
上述的电熔丝感应放大器，其中，所述第一晶体管单元中的其中一PMOS晶体管(P11)的源极端连接一电源电压(VDD)，第二晶体管单元中的其中一NMOS晶体管(Nn1)的源极端接地；
所述第一晶体管单元中的其中一PMOS晶体管(Pn1)的漏极端连接到所述第二晶体管单元中的其中一NMOS晶体管(N11)的漏极端。
上述的电熔丝感应放大器，其中，所述缓冲器包括若干串联的反相器。
上述的电熔丝感应放大器，其中，所述缓冲器中包括3个反相器。
本发明可对efuse被烧写或未烧写和ref参考电阻的阻值差别进行放大，并输出到放大电路进行进一步放大，并通过缓冲器输出判断信号“1”或“0”，来区分efuse被烧写或未烧写状态。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为一种latch-type放大器的示意图。
图2为本发明所提供的电熔丝感应放大器的电路示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种电熔丝感应放大器，参照图2所示，包括：
一电流放大器100，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管P1、N1，和一串联的参考电阻100R；第二电路单元包括相串联的至少一对晶体管P2、N2，和一串联的电熔丝100E，且第二电路单元中的一对晶体管P2、N2连接的节点提供一控制信号；
一放大电路200，包括第一晶体管单元和第二晶体管单元，通过第一晶体管单元或第二晶体管单元来对控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；
一缓冲器300，作为输出的缓冲级，对中间信号进行处理，以输出一判断信号，根据判断信号来得出电熔丝的烧写或未烧写状态。
可选但非限制，第一电路单元中的一对晶体管包括一PMOS晶体管P1和一NMOS晶体管N1；
其中，PMOS晶体管P1的源极端连接到高电平信号的电源电压VDD，且该PMOS晶体管P1的控制端与漏极端相连。
可选但非限制，第二电路单元中的一对晶体管包括一PMOS晶体管P2和一NMOS晶体管N2；
其中，PMOS晶体管P2的源极端连接到高电平信号的电源电压VDD。
可选但非限制，第一电路单元中连接电源电压VDD的PMOS晶体管P1的控制端与第二电路单元中连接电源电压VDD的PMOS晶体管P2的控制端相连，构成一组电流镜。
可选但非限制，一输入信号RL同时连接到第一电路单元和第二电路单元中的一NMOS晶体管N1和N2的控制端。
可选但非限制，参考电阻和电熔丝的一端均连接低电平信号VSS。
可选但非限制，第一晶体管单元包括若干串联的PMOS晶体管，例如可为一PMOS晶体管对，包括PMOS晶体管P11和Pn1；
第二晶体管单元包括若干串联的NMOS晶体管，例如可为一NMOS晶体管对，包括NMOS晶体管N11，Nn1；
电流放大器输出的控制信号连接到第一晶体管单元中各个PMOS晶体管P11和Pn1的控制端，以及连接到第二晶体管单元中各个NMOS晶体管N11和Nn1的的控制端，以实现控制第一晶体管单元或第二晶体管单元开启或关闭。
可选但非限制，第一晶体管单元的其中一PMOS晶体管Pn1的漏极端连接到第二晶体管单元中的其中一NMOS晶体管N11的漏极端；
在第一晶体管单元中和第二晶体管单元中除了两个漏极端相连的晶体管Pn1和晶体管N11，在第一晶体管单元中，其中一PMOS晶体管P11的源极端连接一高电平信号的电源电压VDD；在第二晶体管单元中，其中一NMOS晶体管(Nn1)的源极端连接低电平信号VSS。
可选但非限制，上述的缓冲器包括若干串联的反相器。在一些优可选的实施例中，缓冲器的数量为奇数个(例如1，3，5等等)，例如可选用3个反相器组成缓冲器为最佳。
实施例一
下面就图2之作机理进行详细描述。在该实施例中，电熔丝100E处于烧写状态。
首先，通过输入信号RL输入一高电平信号，在高电平信号的驱使下打开NMOS晶体管N1和NMOS晶体管N2，而同时由于PMOS晶体管P1和PMOS晶体管P2的控制端相连，低电平信号VSS参考电阻100R、NMOS晶体管N1到达PMOS晶体管P1的控制端，使得PMOS晶体管P1和PMOS晶体管P2均被打开。当电熔丝100E处于烧写状态时，可视为电熔丝100E为断开，那么PMOS晶体管P2与NMOS晶体管N2之间的节点处则在电源电压VDD的作用下为高电平，并将该高电平信号输入至放大电路，即产生信号“1”至放大电路。可选但非限制，可采用length是最小值的5倍的P199，P298构成镜像电流源，和参考电阻100R，电熔丝100E，NMOS晶体管对101构成电流放大器，该电流放大器对工艺偏差不敏感。
放大电路200接收到来自电流放大器100的高电平信号时，其包括的POMS晶体管P11、Pn1则被关断，而NMOS晶体管N11和NMOS晶体管Nn1被打开，低电平的信号VSS依次通过NMOS晶体管Nn1和NMOS晶体管N11，进而在第一晶体管单元和第二晶体管单元之间的节点处产生一低电平的中间信号，也即产生信号“0”。以实现对efuse被烧写或未烧写和ref参考电压电阻100R的阻值差别进行进一步放大。在本发明中，采用串联PMOS和串联NMOS构建放大电路200，可对电流放大器100的输出进一步放大，同时，该结构也可以节省静态电流。
利用缓冲器300对中间信号进行处理，以输出一判断信号，根据判断信号和参考电阻来得出电熔丝100E的烧写或未烧写状态。在本发明中，可选但非限制，缓冲器包括有若干奇数个反相器，作为输出的缓冲级，每个反相器都可以对输入信号相位取反，例如3个反相器为最佳。由于放大电路输出的信号为“0”，经过第一反相器103后输出信号“1”，第二反相器104对第一反相器103输出的信号“1”进行相位取反输出信号“0”，同样的，第三反相器105对第二反相器104输出的信号“0”进行相位取反输出信号“1”作为判断信号。而信号“1”代表电熔丝(efuse)被烧写，“0”代表未烧写，根据缓冲器最终输出的判断信号即可很容易判断出电熔丝的烧写状态。
实施例二
在该实施例中，电熔丝100E处于未烧写状态。首先，通过输入信号RL输入一高电平信号，在高电平信号的驱使下打开NMOS晶体管N1和NMOS晶体管N2，而同时由于PMOS晶体管P1和PMOS晶体管P2的控制端相连，低电平信号VSS通过参考电阻100R、NMOS晶体管N1到达PMOS晶体管P1的控制端，使得PMOS晶体管P1和PMOS晶体管P2均被打开。由于电熔丝100E处于未烧写状态，因此电熔丝100E可视为一个通路，高电平信号会通过电熔丝100E往其余部位进行分压，那么会在晶体管P2与晶体管N2之间的节点处输出为低电平信号，并将该低电平信号输入至放大电路，即产生信号“0”至放大电路200。
放大电路200接收到来自电流放大器100的低电平信号时，其包括的NOMS晶体管N11、Nn1则被关断，而PMOS晶体管P11和PMOS晶体管Pn1则被打开，高电平信号的电源电压VDD依次通过PMOS晶体管P11和PMOS晶体管Pn1，进而在第一晶体管单元和第二晶体管单元之间的节点处产生一高电平的中间信号，也即产生信号“1”。以实现对efuse被烧写或未烧写和ref电阻的阻值差别进行进一步放大。
利用缓冲器300对中间信号进行处理，以输出一判断信号。由于放大电路输出的信号为“1”，经过第一反相器103后输出信号“0”，第二反相器104对第一反相器103输出的信号“0”进行相位取反输出信号“1”；同样的，第三反相器105对第二反相器104输出的信号“1”进行相位取反输出信号“0”作为判断信号。而信号“0”代表电熔丝未烧写，根据缓冲器最终输出的判断信号即可很容易判断出电熔丝的烧写状态。
综上所述，由于本发明采用了如上技术方案，通过采用电流放大区分电熔丝efuse被烧写或未烧写状态，解决了由于工艺偏移问题而无法判断出电熔丝的状态，同时本发明还可以提高efuse电路的良率。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种电熔丝感应放大器，其特征在于，包括：
一电流放大器，包括第一电路单元和第二电路单元，第一电路单元包括相串联的至少一对晶体管(P1，N1)和一参考电阻(100R)，第二电路单元包括相串联的至少一对晶体管(P2，N2)和一电熔丝(100E)，且第二电路单元的其中一对晶体管(P2，N2)连接的节点提供一控制信号；
一放大电路，包括第一晶体管单元和第二晶体管单元，通过所述第一晶体管单元或第二晶体管单元来对所述控制信号进行放大，并在第一晶体管单元和第二晶体管单元连接的节点提供一中间信号；
一缓冲器，对所述中间信号进行处理，以输出一判断信号，根据所述判断信号来得出电熔丝的烧写或未烧写状态。
2.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第一电路单元中的一对晶体管包括一PMOS晶体管(P1)和一NMOS晶体管(N1)；
其中，PMOS晶体管(P1)的源极端连接高电平信号的电源电压(VDD)，且该PMOS晶体管(P1)的控制端与漏极端相连。
3.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第二电路单元中的一对晶体管包括一PMOS晶体管(P2)和一NMOS晶体管(N2)；
其中，PMOS晶体管(P2)的源极端连接到高电平信号的电源电压(VDD)。
4.如权利要求2或3所述的电熔丝感应放大器，其特征在于，所述第一电路单元中一PMOS晶体管(P1)的控制端与第二电路单元中一PMOS晶体管(P2)的控制端相连。
5.如权利要求2或3所述的电熔丝感应放大器，其特征在于，一输入信号(RL)同时连接到第一电路单元和第二电路单元中的一NMOS晶体管(N1，N2)的控制端。
6.如权利要求1所述的电熔丝感应放大器，其特征在于，参考电阻和电熔丝的一端均连接低电平信号(VSS)。
7.如权利要求1所述的电熔丝感应放大器，其特征在于，所述第一晶体管单元包括若干串联的PMOS晶体管(P11，Pn1)；
所述第二晶体管单元包括若干串联的NMOS晶体管(N11，Nn1)；
所述控制信号连接到第一晶体管单元中各个PMOS晶体管的控制端，以及连接到第二晶体管单元中各个NMOS晶体管的控制端。
8.如权利要求7所述的电熔丝感应放大器，其特征在于，所述第一晶体管单元中的其中一PMOS晶体管(P11)的源极端连接一电源电压(VDD)，第二晶体管单元中的其中一NMOS晶体管(Nn1)的源极端连接低电平信号(VSS)；
所述第一晶体管单元中的其中一PMOS晶体管(Pn1)的漏极端连接到所述第二晶体管单元中的其中一NMOS晶体管(N11)的漏极端。
9.如权利要求1所述的电熔丝感应放大器，其特征在于，所述缓冲器包括若干串联的反相器。
10.如权利要求9所述的电熔丝感应放大器，其特征在于，所述缓冲器中包括3个反相器。
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