JP2007534259A - スキューが低い対称差動出力信号を供給するための高速レイル・トゥ・レイル分相器 - Google Patents
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Abstract
新規な高速分相回路(100)及び動作方法が開示されている。この高速分相器(100)は、単一のシングルエンド入力信号から、固有の低いスキュー及び対称出力を伴う差動レイル・トゥ・レイル出力信号を生成する。回路(100)は、分相入力ステージ(110,130)と、その後に続く本質的に対称で且つ釣り合いがとれたいくつかの増幅ステージ(150,170)とを使用する。
Description
本発明は、分相器の分野に関し、特に、スキューが低く且つ対称な差動出力信号を供給する分相器の分野に関する。
RF信号処理用途等の多くの信号処理用途においては、シングルエンド入力信号を差動信号へ変換することが望ましい。しかしながら、差動信号を形成する各出力信号間においてフェーズエラーを減少させることが重要である。一部の信号処理用途においては、差動出力信号のフェーズエラーによって混変調歪みが生じる。
シングルエンド入力信号を差動信号に変換するために使用される従来の技術は、通常、複数のインバータ回路からなる二つの並列なチェーンを使用し、各インバータ回路は、差動信号を供給するために異なる時間遅延素子を有している。インバータ回路を使用しない異なる手法は、差動出力増幅回路への単一の入力ポートを設ける米国特許公報第4,885,550号(特許文献1)に開示されている。また、米国特許出願公開公報第2002/0118043号(特許文献2)は、差動入力バッファ回路への単一の入力ポートを提供している。残念ながら、いずれの回路も、構成が複雑であり、信号スキューが低く対称な差動出力信号を供給する際のその効果が低下する。
米国特許公報第4,885,550号
米国特許出願公開公報第2002/0118043号
従って、シングルエンド入力信号を受け取り且つ信号スキューが低い対称な差動出力信号を供給する分相回路を提供する必要性が存在する。そのため、本発明の目的は、そのような回路を提供することである。
本発明によれば、第1の電位を受けるための第1のレールとしての第1の供給電圧ポートと、上記第1の電位よりも低い第2の電位を受けるための第2のレールとしての第2の供給電圧ポートとを備えるレイル・トゥ・レイル分相回路であって、上記第1の供給電圧ポートと上記第2の供給電圧ポートとの間に配置された第1の分岐部及び第2の分岐部、第1乃至第4の出力ポート、並びに、既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する第1の入力信号を受けるための第1の入力ポートを備える分相器と、第1の出力ポート及び第2の出力ポート、及び、上記分相器の上記第1乃至第4の出力ポートと電気的に結合された第1乃至第4の入力ポートを備え、入力信号を二つの相補差動出力信号に分割するための相補差動増幅器と、上記相補差動増幅器と電気的に結合された第1の入力ポート及び第2の入力ポート、並びに、上記第1の電位と上記第2の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第1の出力ポート及び第2の出力ポートを備えるトランスインピーダンス増幅器と、を備え、上記分相器、上記相補差動増幅器、及び、上記トランスインピーダンス増幅器は、上記第1及び第2の電位を受けるための上記第1の供給電圧ポートと上記第2の供給電圧ポートとの間に配置されていることを特徴とするレイル・トゥ・レイル分相回路が提供される。
本発明によれば、差動出力信号を供給する方法であって、第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けることと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相することと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトすることと、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第1の電圧レベルと上記第2の電圧レベルとの間でレイル・トゥ・レイル移行するように増幅することと、を含むことを特徴とする方法が提供される。
本発明によれば、第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための手段と、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相するための手段と、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトする手段と、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第1の電圧レベルと上記第2の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための手段と、を備えることを特徴とする回路が提供される。
本発明によれば、第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための第1の命令データと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相するための第2の命令データと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトするための第3の命令データと、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第1の電圧レベルと上記第2の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための第4の命令データと、を含む命令データを記憶するための記憶媒体が提供される。
ここで、図面と併せて本発明の典型的な実施の形態について説明する。
図1A乃至図1Dは、本発明の好ましい実施の形態に係るレイル・トゥ・レイル分相回路100の複数のステージ(段)を示している。分相回路100は、直列に配置された対称な回路の四つのステージからなる。図1Aは、第1のステージである分相ステージ110を示している。図1Bは、第2のステージである相補差動増幅ステージ130を示している。図1Cは、第3のステージであるトランスインピーダンス増幅ステージ150を示している。図1Dは、レイル・トゥ・レイル出力ドライバステージである第4のステージのバッファステージ170を示している。
図1Aを参照すると、第1のステージ110は、第1のnチャネル金属酸化物半導体(NMOS)トランジスタ(NMOS1)113と、第1のpチャネル金属酸化物半導体(PMOS)トランジスタ(PMOS1)114とからなる。R1,117a乃至117dの符号が付された四つの負荷抵抗は、デバイスNMOS1 113及びPMON1 116のドレイン端子及びソース端子を、供給電位Vdd及びVssをそれぞれ受けるように接続された第1及び第2の供給電圧ポート110c,110dに対して電気的に結合している。NMOS1 113及びPMON1 116のゲート端子は、共に単一の入力ポート110aに対して接続されている。この第1のステージ110は、四つの出力ポート110a乃至110dを有している。出力ポート110e,110fは、NMOS1デバイス113のドレイン端子及びソース端子のそれぞれに形成されており、出力ポート110g,110hは、PMOS1デバイス116のドレイン端子及びソース端子のそれぞれに形成されている。
図2Aを参照すると、分相回路100の入力ポート110aに対して供給されるシングルエンド入力信号が示されている。信号は、レイル・トゥ・レイルを第1の電圧レベルから第2の電圧レベルまで既知の周波数をもって振動させる。NMOS1デバイス113の場合、入力ポート110aに対して供給される立ち上がり入力信号の立ち上がり移行において、NMOS1デバイス113は、そのゲート電圧が閾値電圧(Vth)に達するときに電流を伝える。このゲート電圧に達すると、抵抗117a,117bを通じて電流が流れる。この電流がNMOS1デバイス113のドレイン端子からソース端子へと流れる前に、ドレイン端子及びソース端子は、電位Vdd及びVssのそれぞれと一致する第1及び第2の電位となる。入力信号中、図2Bに示されるように、ドレイン端子電圧即ちdn電位は、Vddの電位からV=I×R1へと電圧降下を示し、一方、ソース端子電圧即ちsn電位は、Vssの電位からV=I×R1の値へと上昇する。
入力ポート110aに供給される立ち上がり又は立ち下がり入力信号においては、出力ポート110e乃至110fから二つの相補差動出力信号が供給される。これらの両方の相補差動出力信号は、等しい大きさを有しているが、電位が異なっている(図2D)。従って、入力信号の位相が分割される。NMOS1デバイス113から相補出力信号を得るために、PMOS1デバイス116が利用される。PMOS1デバイス116及び対応する抵抗117c,117dは、NMOS1デバイス113の態様と反対の態様をとる。
図2B及び図2Cを参照すると、dn電位によって表されるNMOS1デバイス113のドレイン端子の電位が上がると、sp電位によって表されるPMOS1デバイス116のソース端子の電位が下がり、また、sn電位によって表されるNMOS1デバイス113のソース端子の電位が下がると、dp電位によって表されるPMOS1デバイス116のドレイン端子の電位が立ち上がる。
PMOS1デバイス及びNMOS1デバイスの製造中、デバイス幅は、等しいトランスコンダクタンス「gm」又は等しい電流の流れを得るような比率、かつ、ほぼ同じ活性領域を有するような比率を有していることが好ましい。この場合、NMOS1デバイスにおける活性領域の幅と長さとの積は、PMOS1デバイスにおける活性領域の幅と長さとの積にほぼ等しい(Wn×Ln=Wp×Lp)。両方のデバイスにおいて同じ活性領域を有する結果、等しい電流がデバイス113,116を通じて流れる。従って、二つの相補差動出力信号及び分相信号が、出力ポート110e乃至110gから供給される。
図2Dを参照すると、NMOS1デバイス113及びPMOS1デバイス116が「オンされている」ため、それらの対応する閾値電圧Vtn,Vtpに達すると、これにより、「A」、201a,201b及び「B」、202a,202bの符号が付された点として示される交差電圧に変化が生じる。これらの交差電圧は、NMOS1デバイス113及びPMOS1デバイス116においては、Vdd及びVssへとそれぞれ変化する。また、NMOS1デバイス113及びPMOS1デバイス116のそれぞれにおいて利得gmが等しく且つ活性領域がほぼ同じサイズであるため、交差電圧の変化は同時に生じる。このクロスオーバー(交差)が両方のデバイス113,116において同時に生じるため、第1の分相ステージ110の総ての位相に亘るdn,sp信号とsn,dp信号との間の時間における時間差であるスキューは小さく、数ps程度である。
再び図1Bを参照すると、mn1 134及びmn2 136の符号が付された二つのNMOSデバイスと、mp1 133及びmp2 135の符号が付された二つのPMOSデバイスとを有する相補差動ステージ130が示されている。デバイスmp1 133及びデバイスmp2 135のドレイン端子は、互いに電気的に結合されるとともに、抵抗R2 137aを介して電位Vddを受けるために更に第1の供給電圧ポート130cに対して電気的に結合されている。デバイスmn1 134及びデバイスmn2 136のソース端子は、互いに電気的に結合されるとともに、抵抗R2 137bを介して電位Vssを受けるために更に第2の供給電圧ポート130dに対して電気的に結合されている。デバイスmp1 133のソース端子とデバイスmn1 134のドレイン端子との間に形成される第1の出力ポート131aと、デバイスmp2 135のソース端子とデバイスmn2 136のドレイン端子との間に形成される第2の出力ポート131bとの間には、仮想抵抗である第3の抵抗RX 137cが配置されている。
デバイスmp1 133,mp2 132及びR2 137aはPMOS差動ステージを構成しており、一方、デバイスmn1 134,mn2 136及びR2 137bはNMOS差動ステージを構成している。抵抗R2 137a,137bは、電流源の代わりに使用される。これは、特定の電流が必要とされず、また、二つのn型及びp型電流源が大差のない一致を与えないが、製造プロセスに起因してR2 137a,137b等の二つの隣り合う抵抗を非常に類似する抵抗を有するように製造でき、それにより、これらの抵抗がほぼ適合する電流伝播を供給する。
PMOSデバイスmp1 133,mp2 135のゲート端子は、第2のステージ130への入力ポート130e,130fを形成するとともに、第1のステージ110の出力ポート110f,110hのそれぞれと電気的に結合されている。NMOSデバイスmn1 134,mn2 136のゲート端子は、第1のステージ110の出力ポート110e,110gに対して電気的に結合されている。
相補差動ステージ130の目的は、第1のステージ110から受けられる任意的に異なる電位又は電圧面にある二つの相補差動出力信号を、レベルシフトしてVdd/2を中心とする一つの低い振れ差動出力信号へと再結合することである。
図3Aを参照すると、ポート110fにおける信号「inp1」がほぼVddの電位でハイレベルとなり、ポート110eにおける信号「inn1」がほぼVssの電位でローレベルとなる場合、ほとんどの電流は、抵抗R2 137a、デバイスmp1 133及び仮想負荷RX 137cを通じて流れてデバイスmn2 136へと至り、このデバイスmn2 136から抵抗R2 137bを通り過ぎて第2の供給電圧ポート130dへと至る。これが生じると、デバイスmp1 133及びデバイスmn1 134は、「オフ」にされず、わずかに電流を伝える。これは、これらのデバイスのゲート電位がVss又はVddの電位にそれぞれならず、ソース端子電圧Vssに近いI×R1及びVdd−I×R1のそれぞれになるからである。
第2のステージ130の対称性により、RX 137cを通じた電流伝播によって生じる誘導電圧はV(RX)=I2×RXとなる。ここで、I2は、ノード131aからノード131bへと流れる電流である。設計により、この電圧は、等しい立ち上がり時間及び立ち下がり時間を伴って、ほぼVdd/2に中心付けられる。第1のステージ110が信号移行を出力すると、RX 137cを通じて流れる電流が逆になって今度はノード131bからノード131aへと伝わり、RX 137cの両端間の誘導電圧が−V(RX)と等しくなる。
図1B及び図1Cに戻って参照すると、抵抗RX 137cは、実際の抵抗ではなく、第3のステージ150の入力ポート150a,150bから形成される仮想負荷である。従って、抵抗RX 137cを通じて伝播する電流は、実際には、第3のステージ150の入力ポート150a,150bへと伝わる。そのため、第3のステージの入力ポート150a,150bに対してそれぞれ供給される出力電圧「in2+」及び「in2−」は、異なっており、Vdd/2に中心付けられるとともに、Vdd/2を中心に対称的であり、等しい立ち上がり時間及び立ち下がり時間を有している。
図1Cに示される第3のステージ150は、フィードバック負荷抵抗器を有する二つのインバータを利用するトランスインピーダンスステージである。第1の入力ポート150aと第1の出力ポート150cとの間には第1のインバータ151が配置されており、この第1のインバータ151と並列にフィードバック抵抗R4 157aが配置されている。第2の入力ポート150bと第2の出力ポート150dとの間には第2のインバータ152が配置されており、この第2のインバータ152と並列にフィードバック抵抗R4 157bが配置されている。各抵抗R4 157a,157bは、その対応するインバータ151,152の入力ポートへの負のフィードバックを形成している。この抵抗R4 157a,157bは、インバータステージの高利得を数百又は数千から5などの小さい数へと下げる。このステージ150の正味の効果は、このステージ150に対して供給される入力信号が所定の限界内にある場合に、このステージが等しい立ち上がり時間及び立ち下がり時間を有する既知の出力波形を形成するということである。この第3のステージ150は、その入力信号が電流に基づくものであり電圧に基づくものでないため、負荷抵抗としての機能を果たす。
図3Bを参照すると、このステージ150の出力ポート150c,150dから供給される出力信号「in3−」及び「in3+」はレイル・トゥ・レイルではない。これはクローバ電流又はスルー電流が含まれていないからである。トランスインピーダンスステージ150の一部を第2のステージの各出力ポート131a,131bに対して結合することにより、出力ポート131aと出力ポート131bとの間に仮想抵抗が形成され、第2のステージ130からの出力信号がほぼ等しくなる。
出力ポート150c,150dから供給される出力信号「in3−」及び「in3+」がトランスインピーダンスステージ150の構成によって制御されるため、これらの信号は、スキューが非常に低い対称差動信号であり、Vdd/2に中心付けられるが、レイル・トゥ・レイルではない。
図1Dに戻って参照すると、第4のステージ170には、第3のステージ150の出力ポート150c,150dとそれぞれ電気的に結合された入力ポート170a,170bが設けられている。最後のステージ170は、出力信号「in3−」及び「in3+」を受けてこれらをバッファリングする。図3Cを参照すると、結果として得られる出力信号「out+」及び「out−」はレイル・トゥ・レイルである。第4のステージ170は、第3のステージの出力信号「in3−」及び「in3+」を増幅し又はバッファリングするとともに、これらの信号の低いスキュー及び立ち上がり・立ち下がり対称性を保持するように構成されている。
レイル・トゥ・レイル分相回路100は、高速、又は、任意的には低速、低いスキュー、高い信号対称性が必要とされるデジタル回路において使用されることが好ましい。任意的には、レイル・トゥ・レイル分相回路100は、高速差動入力出力パッド構成において利用される。
分相における従来の技術は、数百MHz程度の移行を有する信号等の低速信号において利用され、この場合、200ps乃至400ps程度のスキューが観察される。これに対し、信号がGb/s程度の移行を有する高速シグナリングにおいては、差動信号間で50psスキュー未満のスキューが好ましい。本発明の実施の形態は、従来の技術が機能しないGb/s程度の移行を有する信号において有利に機能する。
本発明の思想又は範囲から逸脱することなく、多数の他の実施の形態が想到され得る。
Claims (30)
- 第1の電位を受けるための第1のレールとしての第1の供給電圧ポートと、前記第1の電位よりも低い第2の電位を受けるための第2のレールとしての第2の供給電圧ポートとを備えるレイル・トゥ・レイル分相回路であって、前記第1の供給電圧ポートと前記第2の供給電圧ポートとの間に配置された第1の分岐部及び第2の分岐部、第1乃至第4の出力ポート、並びに、既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する第1の入力信号を受けるための第1の入力ポートを備える分相器と、第1の出力ポート及び第2の出力ポート、及び、前記分相器の前記第1乃至第4の出力ポートと電気的に結合された第1乃至第4の入力ポートを備え、入力信号を二つの相補差動出力信号に分割するための相補差動増幅器と、前記相補差動増幅器と電気的に結合された第1の入力ポート及び第2の入力ポート、並びに、前記第1の電位と前記第2の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第1の出力ポート及び第2の出力ポートを備えるトランスインピーダンス増幅器と、を備え、前記分相器、前記相補差動増幅器、及び、前記トランスインピーダンス増幅器は、前記第1及び第2の電位を受けるための前記第1の供給電圧ポートと前記第2の供給電圧ポートとの間に配置されていることを特徴とするレイル・トゥ・レイル分相回路。
- 前記トランスインピーダンス増幅器の前記第1の出力ポート及び第2の出力ポートと電気的に結合された第1の入力ポート及び第2の入力ポートと、前記第1の電位と前記第2の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第1の出力ポート及び第2の出力ポートとを備えるバッファ回路を備えていることを特徴とする請求項1に記載の差動受信回路。
- 前記第1の分岐部は、ゲート端子、ドレイン端子及びソース端子を有する第1のNMOSデバイスを備えていることを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 前記第2の分岐部は、前記分相器への前記入力ポートを形成するために前記第1のNMOSデバイスの前記ゲート端子と電気的に結合されたゲート端子を有する第1のPMOSデバイスを備えていることを特徴とする請求項3に記載のレイル・トゥ・レイル分相回路。
- 前記NMOSデバイスと前記PMOSデバイスとは、ほぼ等しい活性領域と、ほぼ等しい利得とを備えていることを特徴とする請求項4に記載のレイル・トゥ・レイル分相回路。
- 前記第1の分岐部は、前記第1のNMOSデバイスの前記ドレイン端子と前記第1の供給電圧ポートとの間及び前記第1のNMOSデバイスの前記ソース端子と前記第2の供給電圧ポートとの間にそれぞれ配置された二つの略同一の抵抗の第1のセットを備え、前記差動信号分割器の前記第1の出力ポート及び前記第2の出力ポートが前記第1のNMOSデバイスの前記ドレイン端子及び前記ソース端子にそれぞれ形成されていることを特徴とする請求項4に記載のレイル・トゥ・レイル分相回路。
- 前記第2の分岐部は、前記第1のPMOSデバイスのドレイン端子と前記第1の供給電圧ポートとの間及び前記第1のPMOSデバイスのソース端子と前記第2の供給電圧ポートとの間にそれぞれ配置された二つの略同一の抵抗の第2のセットを備え、前記差動信号分割器の前記第2の出力ポート及び前記第3の出力ポートが前記第1のPMOSデバイスの前記ドレイン端子及び前記ソース端子にそれぞれ形成されていることを特徴とする請求項6に記載のレイル・トゥ・レイル分相回路。
- 前記相補差動増幅器は、第1の分岐部と、配置された第2の分岐部と、前記両方の分岐部の前記第1の供給電圧ポートへの第1の端部の間の第1の抵抗カップリングと、前記両方の分岐部の前記第2の供給電圧ポートへの第2の端部の間の第2の抵抗カップリングとを備え、前記第1の抵抗カップリング及び前記第2の抵抗カップリングの抵抗値がほぼ等しいことを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 前記相補差動増幅器の前記第1の分岐部は、前記相補差動増幅器の前記第1の入力ポートと電気的に結合されたゲート端子、前記第1の分岐部の前記第1の端部に電気的に結合されたドレイン端子、及び、ソース端子を有する第1のPMOSデバイスと、前記相補差動増幅器の前記第2の入力ポートと電気的に結合されたゲート端子、前記相補差動増幅器の前記第1の出力ポートを形成するために前記第1のPMOSデバイスの前記ソース端子と電気的に結合されたドレイン端子、及び、前記第1の分岐部の前記第2の端部に電気的に結合されたソース端子を有する第1のNMOSデバイスとを備えていることを特徴とする請求項8に記載のレイル・トゥ・レイル分相回路。
- 前記相補差動増幅器の前記第2の分岐部は、前記相補差動増幅器の前記第3の入力ポートと電気的に結合されたゲート端子、前記第2の分岐部の前記第1の端部に電気的に結合されたドレイン端子、及び、ソース端子を有する第2のPMOSデバイスと、前記相補差動増幅器の前記第4の入力ポートと電気的に結合されたゲート端子、前記相補差動増幅器の第2の出力ポートを形成するために前記第2のPMOSデバイスのソース端子と電気的に結合されたドレイン端子、及び、前記第2の分岐部の前記第2の端部に電気的に結合されたソース端子を有する第2のNMOSデバイスとを備えていることを特徴とする請求項9に記載のレイル・トゥ・レイル分相回路。
- 前記NMOSデバイスと前記PMOSデバイスとは、ほぼ等しい活性領域と、ほぼ等しい利得とを備えていることを特徴とする請求項10に記載のレイル・トゥ・レイル分相回路。
- 前記分相器は、PMOS差動ステージと、前記PMOS差動ステージと電気的に結合されたNMOS差動ステージとを備えていることを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 前記相補差動増幅器の前記第1の出力ポートと前記第2の出力ポートとの間に配置された仮想抵抗を備えていることを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 前記トランスインピーダンス増幅器は、前記トランスインピーダンス増幅器の前記第1の入力ポートと前記第1の出力ポートとの間に配置された第1のインバータ回路と、前記第1のインバータ回路と並列に配置された第4の抵抗とを備えていることを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 前記トランスインピーダンス増幅器は、前記トランスインピーダンス増幅器の前記第2の入力ポートと前記第2の出力ポートとの間に配置された第2のインバータ回路と、前記第2のインバータ回路と並列に配置された第5の抵抗とを備えていることを特徴とする請求項14に記載のレイル・トゥ・レイル分相回路。
- 前記バッファ回路は、前記バッファ回路の前記第1の入力ポートと前記第1の出力ポートとの間に配置された第1のバッファ回路を備えていることを特徴とする請求項2に記載のレイル・トゥ・レイル分相回路。
- 前記バッファ回路は、前記バッファ回路の前記第2の入力ポートと前記第2の出力ポートとの間に配置された第2のバッファ回路を備え、前記第1のバッファ回路及び前記第2のバッファ回路は、それらから相補出力信号を供給するためのものであることを特徴とする請求項16に記載のレイル・トゥ・レイル分相回路。
- 前記既知の電圧レベルは、前記第1の電位と前記第2の電位との間のほぼ中間の電位にあることを特徴とする請求項1に記載のレイル・トゥ・レイル分相回路。
- 差動出力信号を供給する方法であって、第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けることと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相することと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトすることと、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第1の電圧レベルと前記第2の電圧レベルとの間でレイル・トゥ・レイル移行するように増幅することと、を含むことを特徴とする方法。
- これらの二つの相補差動出力信号間の交差点は、前記第1の電圧レベルと前記第2の電圧レベルとの間のほぼ中間の電位にあることを特徴とする請求項19に記載の方法。
- 前記二つの相補差動出力信号は、前記交差点に関して対称であることを特徴とする請求項20に記載の方法。
- 前記二つの相補差動出力信号は、互いに異なる面又は電圧面にあることを特徴とする請求項19に記載の方法。
- 前記二つの相補差動出力信号は、ほぼ等しい立ち上がり時間及び立ち下がり時間を備えていることを特徴とする請求項19に記載の方法。
- 前記分相することは、前記入力信号を、反対の信号の第1のセットと、反対の信号の第2のセットとに差動分割することを含むことを特徴とする請求項19に記載の方法。
- 前記スキューは、50psよりも大きいことを特徴とする請求項19に記載の方法。
- 二つのレベルシフト相補出力信号を増幅することは、前記二つのレベルシフト相補出力信号のそれぞれを反転させることを含むことを特徴とする請求項19に記載の方法。
- 増幅する前記ステップは、第1のサイズの活性領域及び第1の利得を有するNMOSデバイスを設けることと、前記第1のサイズの活性領域と同じ第2のサイズの活性領域、及び、前記第1の利得と同じ第2の利得を有するPMOSデバイスを設けることとを含み、両方の相補差動出力信号においては、前記NMOSデバイス及び前記PMOSデバイスの第1及び第2の利得がほぼ等しいために、二つの相補差動出力信号のそれぞれにおける交差電圧のシフトがほぼ同時に生じることを特徴とする請求項19に記載の方法。
- 両方の相補差動出力信号においては、前記NMOSデバイス及び前記PMOSデバイスにおける前記活性領域のサイズがほぼ等しいために、二つの相補差動出力信号のそれぞれにおける交差電圧のシフトがほぼ同時に生じることを特徴とする請求項27に記載の方法。
- 第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための手段と、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相するための手段と、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトする手段と、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第1の電圧レベルと前記第2の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための手段と、を備えることを特徴とする回路。
- 第2の電圧レベルから第1の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための第1の命令データと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相するための第2の命令データと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトするための第3の命令データと、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第1の電圧レベルと前記第2の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための第4の命令データと、を含む命令データを記憶するための記憶媒体。
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