JPH04196704A - 増幅回路 - Google Patents
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- JPH04196704A JPH04196704A JP2328610A JP32861090A JPH04196704A JP H04196704 A JPH04196704 A JP H04196704A JP 2328610 A JP2328610 A JP 2328610A JP 32861090 A JP32861090 A JP 32861090A JP H04196704 A JPH04196704 A JP H04196704A
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- 238000000819 phase cycle Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F2203/45366—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates only, e.g. in a cascode dif amp, only those forming the composite common source transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電気信号の増幅を行うための増幅回路に関す
るものである。
るものである。
従来の技術
従来、アナログ、デジタル変換器のように、高い人力容
量を持った回路を高速で動作させるための回路構成とし
て、エミッタ・フォロワを縦続接続したバッファ・アン
プと呼ばれる増幅器が用いられている。
量を持った回路を高速で動作させるための回路構成とし
て、エミッタ・フォロワを縦続接続したバッファ・アン
プと呼ばれる増幅器が用いられている。
第２図は従来の増幅回路（バッファ・アンプ）の−例を
示す回路図である。
示す回路図である。
入力端子Ｐ１に抵抗３０が接続され、抵抗３０にトラン
ジスタ（ＮＰＮ型）３１およびトランジスタ（ＰＮＰ型
）３２の各ベースが接続されている。トランジスタ３１
のエミッタは抵抗３３を介して負電源（−■）に接続さ
れ、コレクタは抵抗３４を介して正電源（＋Ｖ）に接続
されている。トランジスタ３２のエミッタは抵抗３５を
介して正電源（＋Ｖ）に接続され、コレクタは抵抗３６
を介して負電源（−■）に接続されている。トランジス
タ３１のエミッタには抵抗３７を介してトランジスタ（
ＰＮＰ型）３８のベースが接続され、トランジスタ３２
のエミッタには抵抗３９を介してトランジスタ（ＮＰＮ
型）４０のベースが接続されている。トランジスタ３８
のコレクタは抵抗４１を介して負電源（−Ｖ）に接続さ
れ、エミッタは抵抗４２を介して正電源（十Ｖ）に接続
され、更に、エミッタには抵抗４３を介して出力端子Ｐ
２が接続されている。トランジスタ４０のコレクタは抵
抗４４を介して正電源（＋Ｖ）に接続され、エミッタが
抵抗４５を介して負電源（−Ｖ）に接続され、更に、エ
ミッタには抵抗４６を介して出力端子Ｐ２か接続されて
いる。
ジスタ（ＮＰＮ型）３１およびトランジスタ（ＰＮＰ型
）３２の各ベースが接続されている。トランジスタ３１
のエミッタは抵抗３３を介して負電源（−■）に接続さ
れ、コレクタは抵抗３４を介して正電源（＋Ｖ）に接続
されている。トランジスタ３２のエミッタは抵抗３５を
介して正電源（＋Ｖ）に接続され、コレクタは抵抗３６
を介して負電源（−■）に接続されている。トランジス
タ３１のエミッタには抵抗３７を介してトランジスタ（
ＰＮＰ型）３８のベースが接続され、トランジスタ３２
のエミッタには抵抗３９を介してトランジスタ（ＮＰＮ
型）４０のベースが接続されている。トランジスタ３８
のコレクタは抵抗４１を介して負電源（−Ｖ）に接続さ
れ、エミッタは抵抗４２を介して正電源（十Ｖ）に接続
され、更に、エミッタには抵抗４３を介して出力端子Ｐ
２が接続されている。トランジスタ４０のコレクタは抵
抗４４を介して正電源（＋Ｖ）に接続され、エミッタが
抵抗４５を介して負電源（−Ｖ）に接続され、更に、エ
ミッタには抵抗４６を介して出力端子Ｐ２か接続されて
いる。
以上の構成において、入力端子Ｐ１に入力信号が印加さ
れると、その同相の信号成分がトランジスタ３１のエミ
ッタに出力され、逆相の信号成分がトランジスタ３２の
エミッタに出力される。トランジスタ３１の出力信号は
トランジスタ３８を介して出力され、その出力信号が出
力端子Ｐ２に出力される。同様に、トランジスタ３２の
出力信号はトランジスタ４０を介して出力され、その出
力信号が出力端子Ｐ２に出力される。出力端子Ｐ２に得
られる信号は、トランジスタ３８の出力信号とトランジ
スタ４０の出力信号とが合成されて出力され、入力信号
に相似の信号が得られる。この回路では、エミッタ・フ
ォロワが縦続に接続されているため、貰い入力インピー
ダンスを得ることができる。
れると、その同相の信号成分がトランジスタ３１のエミ
ッタに出力され、逆相の信号成分がトランジスタ３２の
エミッタに出力される。トランジスタ３１の出力信号は
トランジスタ３８を介して出力され、その出力信号が出
力端子Ｐ２に出力される。同様に、トランジスタ３２の
出力信号はトランジスタ４０を介して出力され、その出
力信号が出力端子Ｐ２に出力される。出力端子Ｐ２に得
られる信号は、トランジスタ３８の出力信号とトランジ
スタ４０の出力信号とが合成されて出力され、入力信号
に相似の信号が得られる。この回路では、エミッタ・フ
ォロワが縦続に接続されているため、貰い入力インピー
ダンスを得ることができる。
発明が解決しようとする課題
しかし、以上のような従来の構成では、直流電圧のオフ
セットを除去するために、トランジスタ３１．４０ Ｈ
Ｎ Ｐ Ｎ型を用い、トランジスタ３２．３８にＰＮＰ
型を用い、ＮＰＮ型とＰＮＰ型のエミッタ・フすロワを
縦続接続しているが、ＮＰＮ型のエミッタ会フォロワは
ペース・エミッタ間がより高い順バイアスになるように
上昇する信号に対しては高速に動作するが、ベース・エ
ミッタ間がより逆バイアスに近づく下降する信号に対し
ては高速性が不十分になる。一方、ＰＮＰ型のエミッタ
・フォロワは下降する信号に対して高速に動作するが、
上昇する信号に対しては高速性が不十分になる。。
セットを除去するために、トランジスタ３１．４０ Ｈ
Ｎ Ｐ Ｎ型を用い、トランジスタ３２．３８にＰＮＰ
型を用い、ＮＰＮ型とＰＮＰ型のエミッタ・フすロワを
縦続接続しているが、ＮＰＮ型のエミッタ会フォロワは
ペース・エミッタ間がより高い順バイアスになるように
上昇する信号に対しては高速に動作するが、ベース・エ
ミッタ間がより逆バイアスに近づく下降する信号に対し
ては高速性が不十分になる。一方、ＰＮＰ型のエミッタ
・フォロワは下降する信号に対して高速に動作するが、
上昇する信号に対しては高速性が不十分になる。。
このように、ＮＰＮ型のエミッター７すロワとＰＮＰ型
のエミッタ・フォロワを縦続接続した回路では、上昇す
る信号および下降する信号の双方を高速に動作させるこ
とはできない。
のエミッタ・フォロワを縦続接続した回路では、上昇す
る信号および下降する信号の双方を高速に動作させるこ
とはできない。
本発明は、前記のような従来の問題を解決するものであ
り、上昇する信号および下降する信号のいずれに対して
も高速に動作させることができるようにした増幅回路を
提供することを目的とするものである。
り、上昇する信号および下降する信号のいずれに対して
も高速に動作させることができるようにした増幅回路を
提供することを目的とするものである。
課題を解決するための手段
前記目的を達成するための本発明の技術的解決手段は、
一対のＮＰＮ型トランジスタによる第１の差動増幅器と
、この差動増幅器と入力端子を共通にした一対のＰＮＰ
型トランジスタによる第２の差動増幅器と、前記第１の
差動増幅器の逆位相コレクタ出力を増幅するＰＮＰ型ト
ランジスタによる第１のエミッタ接地型増幅器と、前記
第２の差動増幅器の逆位相コレクタ出力を増幅するＮＰ
Ｎ型トランジスタによる第２のエミ・ツタ接地型増幅器
と、前記２つのエミッタ接地型増幅器の各コレクタ出力
を共通の出力端に出力し、この出力端の出力信号を前記
第１、￥＆２の差動増幅器の他方の入力端子に負帰還さ
せる手段とを備えたものである。
一対のＮＰＮ型トランジスタによる第１の差動増幅器と
、この差動増幅器と入力端子を共通にした一対のＰＮＰ
型トランジスタによる第２の差動増幅器と、前記第１の
差動増幅器の逆位相コレクタ出力を増幅するＰＮＰ型ト
ランジスタによる第１のエミッタ接地型増幅器と、前記
第２の差動増幅器の逆位相コレクタ出力を増幅するＮＰ
Ｎ型トランジスタによる第２のエミ・ツタ接地型増幅器
と、前記２つのエミッタ接地型増幅器の各コレクタ出力
を共通の出力端に出力し、この出力端の出力信号を前記
第１、￥＆２の差動増幅器の他方の入力端子に負帰還さ
せる手段とを備えたものである。
作用
したがって、本発明によれば、ＮＰＮ型トランジスタに
よる第１の差動増幅器およびＰＮＰ型トランジスタによ
る第２の差動増幅器により入力信号の正位相分および逆
位相分が個別に増幅され、各々の差動増幅器の逆位相コ
レクタ出力が差動増幅器を構成するトランジスタとは逆
極性のトランジスタによるエミッタ接地型増幅器により
反転増幅される。このように入力段から出力段までをエ
ミッタ接地型の構成にし、これが直流電圧を除去するた
めのＮＰＮ型とＰＮＰ型の組合せになっているため、信
号の上昇および下降のいずれに対しても高速に動作をさ
せることが可能になる。
よる第１の差動増幅器およびＰＮＰ型トランジスタによ
る第２の差動増幅器により入力信号の正位相分および逆
位相分が個別に増幅され、各々の差動増幅器の逆位相コ
レクタ出力が差動増幅器を構成するトランジスタとは逆
極性のトランジスタによるエミッタ接地型増幅器により
反転増幅される。このように入力段から出力段までをエ
ミッタ接地型の構成にし、これが直流電圧を除去するた
めのＮＰＮ型とＰＮＰ型の組合せになっているため、信
号の上昇および下降のいずれに対しても高速に動作をさ
せることが可能になる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における増幅回路を示す回路
図である。
図である。
第１図に示すように、入力信号ａが印加される入力端子
１に抵抗２を介してトランジスタ（ＮＰＮ型）４のベー
スが接続され、抵抗３を介してトランジスタ（ＰＮＰ型
）５のベースが接続されている。トランジスタ４のエミ
ッタニはトランジスタ（ＮＰＮ型）６のエミッタが共通
接続されて抵抗１２を介して負電源−ｖ ｃｅに接続さ
れ、また、トランジスタ５のエミッタには同様にトラン
ジスタ（ＰＮＰ型）７のエミッタが共通接続されて抵抗
１３を介して正電Ｈｖｅｃに接続されている。そして、
トランジスタ４とトランジスタ６は第１の差動増幅器を
形成し、トランジスタ５とトランジスタ７は第２の差動
増幅器を形成している。トランジスタ４のコレクタは、
抵抗８を介して正電源Ｖ ＣＣに接続され、トランジス
タ５のコレクタは、抵抗９を介して負電源−ｖ ｅｃに
接続されている。、トランジスタ６のコレクタは、抵抗
１０を介して正電源Ｖ ｃｃに接続され、トランジスタ
７のコレクタは、抵抗１１を介して負電源−Ｖ ＣＣに
接続されている。トランジスタ６およびトランジスタ７
のベースの各々は、抵抗２３．２４の各々を介して共通
接続され、更に、抵抗２２を介して一方の出力端子２５
に接続されている。トランジスタ４のコレクタには第１
のエミッタ接地型増幅器を構成するトランジスタ（ＰＮ
Ｐ型）１４のベースが接続され、トランジスタ５のコレ
クタには第２のエミッタ接地型増幅器を構成するトラン
ジスタ（ＮＰＮ型）１５のベースが接続されている。ト
ランジスタ１４．１５のコレクタは、共通接続されて出
力端子２５に接続され、トランジスタ１４のエミッタは
抵抗１８を介して正電源Ｖ ＣＣに接続され、トランジ
スタ１５のエミッタは抵抗１９を介して負電源−Ｖ ｅ
ｃに接続されている。トランジスタ６のコレクタにはト
ランジスタ（ＰＮＰ型）１６のベースが接続され、トラ
ンジスタ１６のエミ、ブタが抵抗２０を介して正電源Ｖ
ＣＣに接続され、コレクタが出力端子２６に接続され
ている。同様に、トランジスタ７のコレクタにはトラン
ジスタ（ＮＰＮ型）１７のへ−スが接続され、トランジ
スタ１７のエミッタが抵抗２１を介して負電源−Ｖ ｅ
ｃに接続され、コレクタが出力端子２６に接続されてい
る。
１に抵抗２を介してトランジスタ（ＮＰＮ型）４のベー
スが接続され、抵抗３を介してトランジスタ（ＰＮＰ型
）５のベースが接続されている。トランジスタ４のエミ
ッタニはトランジスタ（ＮＰＮ型）６のエミッタが共通
接続されて抵抗１２を介して負電源−ｖ ｃｅに接続さ
れ、また、トランジスタ５のエミッタには同様にトラン
ジスタ（ＰＮＰ型）７のエミッタが共通接続されて抵抗
１３を介して正電Ｈｖｅｃに接続されている。そして、
トランジスタ４とトランジスタ６は第１の差動増幅器を
形成し、トランジスタ５とトランジスタ７は第２の差動
増幅器を形成している。トランジスタ４のコレクタは、
抵抗８を介して正電源Ｖ ＣＣに接続され、トランジス
タ５のコレクタは、抵抗９を介して負電源−ｖ ｅｃに
接続されている。、トランジスタ６のコレクタは、抵抗
１０を介して正電源Ｖ ｃｃに接続され、トランジスタ
７のコレクタは、抵抗１１を介して負電源−Ｖ ＣＣに
接続されている。トランジスタ６およびトランジスタ７
のベースの各々は、抵抗２３．２４の各々を介して共通
接続され、更に、抵抗２２を介して一方の出力端子２５
に接続されている。トランジスタ４のコレクタには第１
のエミッタ接地型増幅器を構成するトランジスタ（ＰＮ
Ｐ型）１４のベースが接続され、トランジスタ５のコレ
クタには第２のエミッタ接地型増幅器を構成するトラン
ジスタ（ＮＰＮ型）１５のベースが接続されている。ト
ランジスタ１４．１５のコレクタは、共通接続されて出
力端子２５に接続され、トランジスタ１４のエミッタは
抵抗１８を介して正電源Ｖ ＣＣに接続され、トランジ
スタ１５のエミッタは抵抗１９を介して負電源−Ｖ ｅ
ｃに接続されている。トランジスタ６のコレクタにはト
ランジスタ（ＰＮＰ型）１６のベースが接続され、トラ
ンジスタ１６のエミ、ブタが抵抗２０を介して正電源Ｖ
ＣＣに接続され、コレクタが出力端子２６に接続され
ている。同様に、トランジスタ７のコレクタにはトラン
ジスタ（ＮＰＮ型）１７のへ−スが接続され、トランジ
スタ１７のエミッタが抵抗２１を介して負電源−Ｖ ｅ
ｃに接続され、コレクタが出力端子２６に接続されてい
る。
以上の構成において、入力端子１に人力信号ａが印加さ
れると、トランジスタ４のコレクタには人力信号ａとは
逆位相の増幅された信号が出力され、トランジスタ５の
コレクタには人力信号ａと同相の増幅された信号が出力
される。
れると、トランジスタ４のコレクタには人力信号ａとは
逆位相の増幅された信号が出力され、トランジスタ５の
コレクタには人力信号ａと同相の増幅された信号が出力
される。
トランジスタ４の出力信号は、エミッタ接地型回路を構
成しているトランジスタ１４で増幅され、コレクタに現
れた信号が出力信号（入力信号を反転増幅した信号）と
して出力端子２５に出力される。すなわち、出力端子２
５には入力信号ａと同位相の信号が出力されている。
成しているトランジスタ１４で増幅され、コレクタに現
れた信号が出力信号（入力信号を反転増幅した信号）と
して出力端子２５に出力される。すなわち、出力端子２
５には入力信号ａと同位相の信号が出力されている。
一方、トランジスタ５より出力される人力信号ａと同相
の増幅された出力信号は、エミッタ接地型回路を構成し
ているトラン、スタ１５によって増幅され、人力信号ａ
とは逆位相の増幅された信号（下降する信号に対する増
幅出力）が出力される。したがって、トランジスタ１４
とトランジスタ１５とは、互いに位相が１８０゜異なる
増幅動作を行っており、出力端子２５には上下のトラン
ジスタの出力が合成されて２倍の信号レベルとなって現
われる。
の増幅された出力信号は、エミッタ接地型回路を構成し
ているトラン、スタ１５によって増幅され、人力信号ａ
とは逆位相の増幅された信号（下降する信号に対する増
幅出力）が出力される。したがって、トランジスタ１４
とトランジスタ１５とは、互いに位相が１８０゜異なる
増幅動作を行っており、出力端子２５には上下のトラン
ジスタの出力が合成されて２倍の信号レベルとなって現
われる。
出力端子２５の信号は、抵抗２２および抵抗２３．２４
を介してトランジスタ６．７の各々ベースに印加される
。トランジスタ６はトランジスタ４とのペアにより差動
増幅器を形成していることから、トランジスタ６のベー
スに印加された信号は、トランジスタ４のベースからの
人力信号ａに対しては負帰還（ネカティブフィードバッ
ク）信号となる。この負帰還信号の大きさは、トランジ
スタ４とトランジスタ６との差動増幅器とトランジスタ
１４によるエミッタ接地型回路とによって入力信号ａに
対し十分に大きいＩにすることができる。したがって、
負帰還作用は、トランジスタ１４のコレクタ端子に現わ
れる出力信号を負帰還度の誤差範囲内で人力信号ａと同
一量にすることができる。
を介してトランジスタ６．７の各々ベースに印加される
。トランジスタ６はトランジスタ４とのペアにより差動
増幅器を形成していることから、トランジスタ６のベー
スに印加された信号は、トランジスタ４のベースからの
人力信号ａに対しては負帰還（ネカティブフィードバッ
ク）信号となる。この負帰還信号の大きさは、トランジ
スタ４とトランジスタ６との差動増幅器とトランジスタ
１４によるエミッタ接地型回路とによって入力信号ａに
対し十分に大きいＩにすることができる。したがって、
負帰還作用は、トランジスタ１４のコレクタ端子に現わ
れる出力信号を負帰還度の誤差範囲内で人力信号ａと同
一量にすることができる。
したがって、バッフ７アンプとしての基本的用件である
ところの「人出力を同一にすること」が満足される。更
に、トランジスタ４はトランジスタ６と共にＮＰＮ型ト
ランジスタを用いているので、ベースｅエミッタ間がよ
り高い順バイアスとなる方向に上昇する信号に対し、高
速に出力信号を発生させることができる。このため、そ
の反転出力であるコレクタ出力は高速で下降する特性に
優れたものとなる。このコレクタ出力を受けるトランジ
スタ１４は、ＰＮＰ型トランジスタにしてあり、高速な
出力を提供する条件がベース・エミッタ間より高い順バ
イアスとなる方向が下降する信号のときであるので、ト
ランジスタ４のコレクタにおける高速で下降する特性に
優れた出力はトランジスタ１４のコレクタの高速で上昇
する特性に優れた出力を引き出すことになる。
ところの「人出力を同一にすること」が満足される。更
に、トランジスタ４はトランジスタ６と共にＮＰＮ型ト
ランジスタを用いているので、ベースｅエミッタ間がよ
り高い順バイアスとなる方向に上昇する信号に対し、高
速に出力信号を発生させることができる。このため、そ
の反転出力であるコレクタ出力は高速で下降する特性に
優れたものとなる。このコレクタ出力を受けるトランジ
スタ１４は、ＰＮＰ型トランジスタにしてあり、高速な
出力を提供する条件がベース・エミッタ間より高い順バ
イアスとなる方向が下降する信号のときであるので、ト
ランジスタ４のコレクタにおける高速で下降する特性に
優れた出力はトランジスタ１４のコレクタの高速で上昇
する特性に優れた出力を引き出すことになる。
このように、エミッタ接地増幅回路構成によるＮＰＮ型
トランジスタと、エミッタ接地増幅回路構成によるＰＮ
Ｐ型トランジスタとの縦続接続は、上昇する人力信号に
対して高速な出力信号を現わすことが可能になる。
トランジスタと、エミッタ接地増幅回路構成によるＰＮ
Ｐ型トランジスタとの縦続接続は、上昇する人力信号に
対して高速な出力信号を現わすことが可能になる。
また、トランジスタ６の出力信号は、トランジスタ４の
出力信号とは逆位相であり、この出力信号がトランジス
タ１６によって反転増幅され、出力端子２６に出力され
る。一方、トランジスタ５とは逆位相であるトランジス
タ７の出力信号は、トランジスタ１７によって反転増幅
され、同様に出力端子２６に出力される。したがって、
出力端子２６に出力される信号は、出力端子２５とは逆
位相になる。
出力信号とは逆位相であり、この出力信号がトランジス
タ１６によって反転増幅され、出力端子２６に出力され
る。一方、トランジスタ５とは逆位相であるトランジス
タ７の出力信号は、トランジスタ１７によって反転増幅
され、同様に出力端子２６に出力される。したがって、
出力端子２６に出力される信号は、出力端子２５とは逆
位相になる。
なお、このトランジスタ１６およびトランジスタ１７は
、単にバッフ７アンプを必要とする場合には、回路中か
ら除去することができる。
、単にバッフ７アンプを必要とする場合には、回路中か
ら除去することができる。
発明の効果
以上述べたように、本発明によれば、一対のＮＰＮ型ト
ランジスタによる第１の差動増幅器と、二〇差動増幅器
と入力端子を共通にした一対のＰＮＰ型トランジスタに
よる第２の差動増幅器と、前記第１の差動増幅器の逆位
相コレクタ出力を増幅するＰＮＰ型トランジスタによる
第１のエミッタ接地型増幅器と、前記第２の差動増幅器
の逆位相コレクタ出力を増幅するＮＰＮ型トランジスタ
による第２のエミッタ接地型増幅器と、前記２つのエミ
ッタ接地型増幅器の各コレクタ出力を共通の出力端に出
力し、この出力端の出力信号を前記第１、第２の差動増
幅器の他方の入力端子に負帰還させる手段とを備えてい
るので、信号の上昇および下降のいずれに対しても高速
に動作をさせることが可能になる。
ランジスタによる第１の差動増幅器と、二〇差動増幅器
と入力端子を共通にした一対のＰＮＰ型トランジスタに
よる第２の差動増幅器と、前記第１の差動増幅器の逆位
相コレクタ出力を増幅するＰＮＰ型トランジスタによる
第１のエミッタ接地型増幅器と、前記第２の差動増幅器
の逆位相コレクタ出力を増幅するＮＰＮ型トランジスタ
による第２のエミッタ接地型増幅器と、前記２つのエミ
ッタ接地型増幅器の各コレクタ出力を共通の出力端に出
力し、この出力端の出力信号を前記第１、第２の差動増
幅器の他方の入力端子に負帰還させる手段とを備えてい
るので、信号の上昇および下降のいずれに対しても高速
に動作をさせることが可能になる。
第１図は本発明の一実施例における増幅回路を示す回路
図、第２図は従来の増幅回路（バッファ・アンプ）の−
例を示す回路図である。 １・・・入力端子、２．３．８．９．１０．１１、１２
、１３．１８．１９．２２．２３．２４・・・抵抗、４
．６．１５−’Ｉ−ランジスタ（ＮＰＮ型）、５．７．
１４・・・トランジスタ（ＰＮＰ型）、２５・・・出力
端子、ａ・・人力信号、Ｖ ＣＣ・・・正電源、−Ｖｃ
ｅ・・・負電源。 代理人の氏名 弁理士小鍜治 明ばか２名第１図 −Ｖｃｃ 第２図
図、第２図は従来の増幅回路（バッファ・アンプ）の−
例を示す回路図である。 １・・・入力端子、２．３．８．９．１０．１１、１２
、１３．１８．１９．２２．２３．２４・・・抵抗、４
．６．１５−’Ｉ−ランジスタ（ＮＰＮ型）、５．７．
１４・・・トランジスタ（ＰＮＰ型）、２５・・・出力
端子、ａ・・人力信号、Ｖ ＣＣ・・・正電源、−Ｖｃ
ｅ・・・負電源。 代理人の氏名 弁理士小鍜治 明ばか２名第１図 −Ｖｃｃ 第２図
Claims (1)
- 一対のＮＰＮ型トランジスタによる第１の差動増幅器と
、この差動増幅器と入力端子を共通にした一対のＰＮＰ
型トランジスタによる第２の差動増幅器と、前記第１の
差動増幅器の逆位相コレクタ出力を増幅するＰＮＰ型ト
ランジスタによる第１のエミッタ接地型増幅器と、前記
第２の差動増幅器の逆位相コレクタ出力を増幅するＮＰ
Ｎ型トランジスタによる第２のエミッタ接地型増幅器と
、前記２つのエミッタ接地型増幅器の各コレクタ出力を
共通の出力端に出力し、この出力端の出力信号を前記第
１、第２の差動増幅器の他方の入力端子に負帰還させる
手段とを備えたことを特徴とする増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328610A JPH04196704A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
| US07/791,382 US5225791A (en) | 1990-11-27 | 1991-11-14 | Non-saturating complementary type unity gain amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328610A JPH04196704A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196704A true JPH04196704A (ja) | 1992-07-16 |
Family
ID=18212197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328610A Pending JPH04196704A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5225791A (ja) |
| JP (1) | JPH04196704A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381112A (en) * | 1993-09-22 | 1995-01-10 | Motorola, Inc. | Fully differential line driver circuit having common-mode feedback |
| US6198350B1 (en) * | 1999-04-13 | 2001-03-06 | Delphi Technologies, Inc. | Signal amplifier with fast recovery time response, efficient output driver and DC offset cancellation capability |
| US8446201B2 (en) | 2004-04-20 | 2013-05-21 | Nxp B.V. | High speed rail to rail phase splitter for providing a symmetrical differential output signal having low skew |
| EP1852972A1 (en) * | 2006-05-02 | 2007-11-07 | Infineon Tehnologies AG | Single-ended to differential buffer amplifier |
| JP2012191358A (ja) * | 2011-03-09 | 2012-10-04 | Asahi Kasei Electronics Co Ltd | 差動信号発生回路および電圧制御ゲイン可変増幅器 |
| RU2444114C1 (ru) * | 2011-03-11 | 2012-02-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Операционный усилитель с низкоомной нагрузкой |
| US9641127B1 (en) * | 2014-06-06 | 2017-05-02 | Marvell Semiconductor, Inc. | Operational transconductance amplifier of improved linearity |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218979U (ja) * | 1985-07-19 | 1987-02-04 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4146845A (en) * | 1978-02-27 | 1979-03-27 | Motorola, Inc. | Audio amplifier output circuit |
-
1990
- 1990-11-27 JP JP2328610A patent/JPH04196704A/ja active Pending
-
1991
- 1991-11-14 US US07/791,382 patent/US5225791A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218979U (ja) * | 1985-07-19 | 1987-02-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5225791A (en) | 1993-07-06 |
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