CN104852723A - 一种输入缓冲电路和方法、以及集成电路 - Google Patents

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Abstract

本发明公开了一种输入缓冲电路和方法、以及集成电路，该输入缓冲电路通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。

Description

一种输入缓冲电路和方法、以及集成电路
技术领域
本发明涉及信号检测技术，尤其涉及一种输入缓冲电路和方法、以及集成电路。
背景技术
目前的终端设备大多都具备与外部设备连接的接口，方便外部设备的接入和使用。外部设备在插入终端设备的接口后，终端设备需要在接口处检测并识别所插入的外围设备，由于终端设备的接口可能支持多种外部设备，终端设备可以通过外部设备在插入接口后产生的不同信号识别所插入的外部设备。
一般情况下，终端设备的接口需要使用输入缓冲电路来准确识别外部设备在插入接口后产生的信号，但如果较低电压的信号就能触发输入缓冲电路，往往在有干扰信号的情况下，输入缓冲电路便会被误触发。
发明内容
为了解决现有技术存在的问题，本发明期望提供一种输入缓冲电路和方法、以及集成电路。
本发明实施例的技术方案是这样实现的：
本发明实施例提供了一种输入缓冲电路，该电路包括：电位抬升装置、输入级、输出级；其中，
电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级；
输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
本发明实施例还提供一种输入缓冲方法，该方法包括：
通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
本发明实施例还提供一种集成电路，包括输入缓冲电路，所述输入缓冲电路包括：电位抬升装置、输入级、输出级；其中，
电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级；
输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
本发明实施例所提供的输入缓冲电路和方法、以及集成电路，该输入缓冲电路通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号；如此，能够提高输入缓冲电路的触发电压，避免输入缓冲电路因干扰信号而被误触发，提高外部设备接入检测的准确性。
附图说明
图1为本发明实施例提供的输入缓冲电路的结构示意图；
图2为本发明实施例提供的输入缓冲电路的元件连接示意图；
图3为现有技术中的输入缓冲电路的触发仿真图；
图4为本发明实施例提供的输入缓冲电路的触发仿真图；
图5为本发明实施例提供的输出与输入极性相反的缓冲信号的输入缓冲电路的元件连接示意图；
图6为本发明实施例提供的外部插头插入具有输入缓冲电路的接口的示意图；
图7为本发明实施例提供的输入缓冲方法的流程示意图。
具体实施方式
本发明的基本思想是：通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
下面通过附图及具体实施例对本发明做进一步的详细说明。
本发明实施例实现一种输入缓冲电路，如图1所示，该电路包括：电位抬升装置11、输入级12、输出级13；其中，
电位抬升装置11将输入级12的第一参考地的电位提高为第二参考地的电位，并提高输入级12的触发电压，输入级12接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级13；
输出级13接收输入级12输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
所述电位抬升装置11一般是具有恒定电压降的晶体管，如N型金属氧化物半导体(NMOS)、二极管等，串联在输入级12与第一参考地之间，可以将第一参考地的电位提高所述电压降成为第二参考地的电位。
下面以一个具体的例子来说明本发明实施例的输入缓冲电路的结构，如图2所示：
电位抬升装置11为第一NMOS N1，所述第一NMOS N1的源极连接第一参考地gnd，栅极和漏极互相连接，作为第二参考地pwrn与输入级12的接地端连接；
所述输入级12包括：第一P型金属氧化物半导体(PMOS)P1至第八PMOSP8、第二NMOS N2至第九NMOS N9、第一电阻R1和第二电阻R2；其中，第一电阻R1一端连接供电电压VDD，另一端连接第一PMOS P1的源极；第一PMOS P1的栅极、第二PMOS P2的栅极、第二NMOS N2的栅极、第四NMOSN4的栅极连接在一起，用于作为接收端VIN接收触发信号，所述第一PMOS P1的漏极与第二PMOS P2的源极、第三PMOS P3的源极连接，第二PMOS P2的漏极与第三PMOS P3的漏极、第二NMOS N2的漏极、第三NMOS N3的漏极、第四PMOS P4的栅极、第五PMOS P5的栅极、第五NMOS N5的栅极、第七NMOS N7的栅极连接，第二NMOS N2的源极与第四NMOS N4的漏极、第三NOMS N3的源极连接，第四NMOS N4的源极连接第二参考地pwrn，第三PMOS P3的栅极与第三NMOS N3的栅极、第五PMOS P5的漏极、第五NMOS N5的漏极、第六PMOS P6的漏极、第六NOMS N6的漏极、第七PMOSP7的栅极、第八PMOS P8的栅极、第八NMOS N8的栅极、第九NMOS N9的栅极、以及输出级13连接，第二电阻R2一端连接供电电压VDD，另一端连接第四PMOS P4的源极；第四PMOS P4的漏极与第五PMOS P5的源极、第六PMOS P6的源极连接，第五NMOS N5的源极与第七NMOS N7的漏极、第六NMOS N6的源极连接，第七NMOS N7的源极连接第二参考地pwrn，第六PMOS P6的栅极与第六NMOS N6的栅极、第八PMOS P8的漏极、第八NMOSN8的漏极、以及输出级13连接，第七PMOS P7的源极连接供电电压VDD，第七PMOS P7的漏极连接第八PMOS P8的源极，第八NMOS N8的源极连接第九NMOS N9的漏极，第九NMOS N9的源极连接第二参考地pwrn；
所述输出级13包括：第九PMOS P9至第十PMOS P10、第十NMOS N10至第十一NMOS N11，其中，第九PMOS P9的栅极与输入级12的第七PMOS P7的栅极、第八PMOS P8的栅极、第八NMOS N8的栅极、第九NMOS N9的栅极连接，第九PMOS P9的源极连接供电电压VDD，第九PMOS P9的漏极连接第十NMOS N10的漏极和第十一NMOS N11的栅极，第十PMOS P10的栅极与输入级12的第八PMOS P8的漏极、第八NMOS N8的漏极连接，第十PMOSP10的源极连接供电电压VDD，第十PMOS P10的漏极与第十NMOS N10的栅极、第十一NMOS N11的漏极连接并作为输出端VOUT，第十NMOS N10的源极连接第一参考地gnd，第十一NMOS N11的源极连接第一参考地gnd。
图2所示的输入缓冲电路中，第二参考地pwrn的电位为第一参考地gnd的电位与第一NMOS N1的栅极-源极电压Vgs之和，相应的，原先的触发信号的电压需要提高所述第一NMOS N1的栅极-源极电压Vgs之后才能触发所述输入缓冲电路，例如：现有技术中输入缓冲电路的触发信号的电压为1.0V，如图3所示，图中实线为模拟的干扰信号的电压，虚线为现有技术中的输入缓冲电路的输出端电压，现有技术中的输入缓冲电路在干扰信号的电压达到1.0V时，输出端的输出由低电平变为高电平，即被触发，输出高电平的缓冲信号；而本发明实施例中的输入缓冲电路，如图4所示，图中实线为模拟的干扰信号的电压，虚线为本发明实施例中的输入缓冲电路的输出端电压，在干扰信号为1.5V时，输出端VOUT的输出由低电平变为高电平，即被触发，而在小于1.5V时输出端VOUT的输出一直为低电平，即未被触发，本发明实施例中的输入缓冲电路相比于现有技术中的输入缓冲电路，提高触发阈值0.5V左右。
当图2所示的输入缓冲电路需要输出与输入极性相反的缓冲信号时，如图5所示，在所述输出级13的输出端VOUT可以连接一个信号反相器，所述信号反相器包括：第十一PMOS P11和第十二NMOS N12；其中，第十一PMOS P11的源极连接供电电压VDD，第十一PMOS P11的栅极与第十PMOS P10的漏极和第十二NMOS N12的栅极连接，第十一PMOS P11的漏极连接第十二NMOSN12的漏极并作为最终输出端，第十二NMOS N12的源极连接第一参考地gnd。
图6为实际应用中，外部插头60插入具有输入缓冲电路61的接口的示意图，所述输入缓冲电路61即为本发明实施例图1或图2所示的输入缓冲电路，当外部插头60插入接口后，相当于开关62闭合，将会有±1.414V左右的干扰信号输入到输入缓冲电路61，由于所述输入缓冲电路61的触发电压已经提高，因此，所述输入缓冲电路61不会被触发，不会误产生缓冲信号。
基于上述输入缓冲电路，本发明实施例还提供一种输入缓冲方法，如图7所示，该方法包括以下几个步骤：
步骤701：通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
具体的，在输入级与第一参考地之间串联一个电位抬升装置，所述电位抬升装置一般是具有恒定电压降的晶体管，如NMOS、二极管等，可以将第一参考地的电位提高所述电压降成为第二参考地的电位，这样也会将输入级的触发电压提高所述电压降。
步骤702：在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
基于上述输入缓冲电路，本发明实施例还提供一种集成电路，该集成电路包括所述输入缓冲电路，其中，所述输入缓冲电路如图1所示，包括：电位抬升装置11、输入级12、输出级13；其中，
电位抬升装置11将输入级12的第一参考地的电位提高为第二参考地的电位，并提高输入级12的触发电压，输入级12接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级13；
输出级13接收输入级12输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
所述电位抬升装置11一般是具有恒定电压降的晶体管，如NMOS、二极管等，串联在输入级12与第一参考地之间，可以将第一参考地的电位提高所述电压降成为第二参考地的电位。
本发明实施例的技术方案，输入缓冲电路通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输出级再将第二参考地的电位变换回第一参考地的电位输出缓冲信号，能够避免输入缓冲电路因干扰信号而被误触发，提高使用输入缓冲电路进行外部设备接入检测的准确性。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (11)

1.一种输入缓冲电路，其特征在于，该电路包括：电位抬升装置、输入级、输出级；其中，
电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级；
输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
2.根据权利要求1所述的输入缓冲电路，其特征在于，所述电位抬升装置为具有恒定电压降的晶体管。
3.根据权利要求2所述的输入缓冲电路，其特征在于，所述晶体管包括N型金属氧化物半导体(NMOS)或二极管。
4.根据权利要求1所述的输入缓冲电路，其特征在于，所述电位抬升装置为第一NMOS，所述第一NMOS的源极连接第一参考地，栅极和漏极互相连接，作为第二参考地与输入级的接地端连接。
5.根据权利要求4所述的输入缓冲电路，其特征在于，所述输入级包括：第一P型金属氧化物半导体(PMOS)至第八PMOS、第二NMOS至第九NMOS、第一电阻和第二电阻；其中，第一电阻一端连接供电电压，另一端连接第一PMOS的源极；第一PMOS的栅极、第二PMOS的栅极、第二NMOS的栅极、第四NMOS的栅极连接在一起，用于作为接收端接收触发信号，所述第一PMOS的漏极与第二PMOS的源极、第三PMOS的源极连接，第二PMOS的漏极与第三PMOS的漏极、第二NMOS的漏极、第三NMOS的漏极、第四PMOS的栅极、第五PMOS的栅极、第五NMOS的栅极、第七NMOS的栅极连接，第二NMOS的源极与第四NMOS的漏极、第三NOMS的源极连接，第四NMOS的源极连接第二参考地，第三PMOS的栅极与第三NMOS的栅极、第五PMOS的漏极、第五NMOS的漏极、第六PMOS的漏极、第六NOMS的漏极、第七PMOS的栅极、第八PMOS的栅极、第八NMOS的栅极、第九NMOS的栅极、以及输出级连接，第二电阻一端连接供电电压，另一端连接第四PMOS的源极；第四PMOS的漏极与第五PMOS的源极、第六PMOS的源极连接，第五NMOS的源极与第七NMOS的漏极、第六NMOS的源极连接，第七NMOS的源极连接第二参考地，第六PMOS的栅极与第六NMOS的栅极、第八PMOS的漏极、第八NMOS的漏极、以及输出级连接，第七PMOS的源极连接供电电压，第七PMOS的漏极连接第八PMOS的源极，第八NMOS的源极连接第九NMOS的漏极，第九NMOS的源极连接第二参考地。
6.根据权利要求5所述的输入缓冲电路，其特征在于，所述输出级包括：第九PMOS至第十一PMOS、第十NMOS至第十二NMOS，其中，第九PMOS的栅极与输入级的第七PMOS的栅极、第八PMOS的栅极、第八NMOS的栅极、第九NMOS的栅极连接，第九PMOS的源极连接供电电压，第九PMOS的漏极连接第十NMOS的漏极和第十一NMOS的栅极，第十PMOS的栅极与输入级的第八PMOS的漏极、第八NMOS的漏极连接，第十PMOS的源极连接供电电压，第十PMOS的漏极与第十NMOS的栅极、第十一NMOS的漏极连接并作为输出端，第十NMOS的源极连接第一参考地，第十一NMOS的源极连接第一参考地。
7.一种输入缓冲方法，其特征在于，该方法包括：
通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
8.根据权利要求7所述的输入缓冲方法，其特征在于，所述通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位为：在输入级与第一参考地之间串联电位抬升装置，所述电位抬升装置为具有恒定电压降的晶体管。
9.一种集成电路，包括输入缓冲电路，其特征在于，所述输入缓冲电路包括：电位抬升装置、输入级、输出级；其中，
电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级；
输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
10.根据权利要求9所述的集成电路，其特征在于，所述电位抬升装置为具有恒定电压降的晶体管。
11.根据权利要求10所述的集成电路，其特征在于，所述晶体管包括NMOS或二极管。
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