CN101363878B - 电源电压降低检测电路 - Google Patents

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Abstract

本发明提供一种其电路规模小的电源电压降低检测电路，其中，NMOS晶体管(12)基于电源电压而输出基于从电源电压减去了阈值电压的绝对值及过驱动电压后的电压的源极电压。NMOS晶体管(17)基于该源极电压而导通、截止。PMOS晶体管(15)基于接地电压而输出基于接地电压加上阈值电压的绝对值及过驱动电压后的电压的源极电压。PMOS晶体管(19)基于该源极电压而导通、截止。

Description

电源电压降低检测电路
技术领域
本发明涉及检测电源电压降低的电源电压降低检测电路。
背景技术
一般，半导体装置中装有检测电源电压降低的电源电压降低检测电路。在该电源电压降低检测电路检测到电源电压小于最低工作电压时，半导体装置就通过关闭误动作的电路或电源电压降低检测电路以外的其余电路来消除误动作。
下面就半导体装置的最低工作电压进行说明。
图5是表示一例半导体装置的单元电路的电路图。图5的电路为由NMOS晶体管31～34构成的NMOS级联型电流镜像电路。该电路的最低工作电压，为NMOS晶体管31的阈值电压的绝对值与过驱动电压之和与NMOS晶体管32的阈值电压的绝对值及过驱动电压之和这两者相加的总电压。
图6是表示另一例半导体装置的单元电路的电路图。图6所示的电路为由NMOS晶体管41～44构成的PMOS级联型电流镜像电路。该电路的最低工作电压，为PMOS晶体管41的阈值电压的绝对值以及过驱动电压之和与PMOS晶体管42的阈值电压的绝对值以及过驱动电压之和这两者相加的总电压。
图7是表示又一例半导体装置的单元电路的电路图图7所示的电路为由PMOS晶体管51、PMOS晶体管55～56、NMOS晶体管52、NMOS晶体管54以及电阻53构成的恒流电路。使该电路工作的信号被输入到PMOS晶体管55的栅极而PMOS晶体管55导通时，该电路就工作。该电路的最低工作电压取如下两个总电压中大的一方：NMOS晶体管52的阈值电压的绝对值及过驱动电压之和与NMOS晶体管54的阈值电压的绝对值及过驱动电压之和这两者相加的总电压；PMOS晶体管55的阈值电压的绝对值及过驱动电压之和与PMOS晶体管56的阈值电压的绝对值及过驱动电压之和这两者相加的总电压。
一般，半导体装置中采用上述单元电路的情况较多，因此，半导体装置的最低工作电压取如下两个总电压中大的一方：半导体装置内总电压最高的2个NMOS晶体管中，一个NMOS晶体管的阈值电压的绝对值及过驱动电压之和与另一个NMOS晶体管的阈值电压的绝对值及过驱动电压之和这两者相加的总电压；半导体装置内之总电压最高的2个PMOS晶体管中，一个PMOS晶体管的阈值电压的绝对值及过驱动电压之和与另一个PMOS晶体管的阈值电压的绝对值及过驱动电压之和这两者相加的总电压。
下面就传统的电源电压降低检测电路进行说明。图8表示传统的电源电压降低检测电路。
传统的电源电压降低检测电路包括，输出基准电压的基准电压电路72、用电阻75和电阻76将电源71的电源电压分压而输出分压电压的分压电路73、将分压电压与基准电压比较而检测电源电压的降低的差动放大电路74以及将差动放大电路74的输出端子上拉的上拉电阻77(例如，参照专利文献1)。
[专利文献1]特开2005-278056号公报(图4)
然而，专利文献1公开的电路需包括基准电压电路、分压电路以及差动放大电路，以致电路规模会变大，因此电流消耗也会相应增多。
发明内容
鉴于上述问题，本发明提供一种其电路规模小的电源电压降低的检测电路。
为解决上述问题，本发明提供一种检测电源电压降低的电源电压降低检测电路，其特征在于，包括：第一导电型的第一晶体管，该晶体管基于所述电源电压而输出基于从所述电源电压减去了阈值电压绝对值及过驱动电压后的电压的源极电压；所述第一导电型的第二晶体管，该晶体管基于所述第一晶体管的源极电压而导通、截止；第二导电型的第三晶体管，该晶体管基于接地电压而输出基于所述接地电压加上了阈值电压的绝对值及过驱动电压后的电压的源极电压；所述第二导电型的第四晶体管，该晶体管基于所述第三晶体管的源极电压而导通、截止；第一恒流电路，该电路提供电流给所述第一晶体管；第二恒流电路，该电路提供电流给所述第二晶体管及所述第三晶体管；以及第三恒流电路，该电路提供电流给所述第四晶体管。
本发明的电源电压降低检测电路无需包括基准电压电路、分压电路及差动放大电路，其电路规模变小，因此电流消耗也相应减少。
附图说明
图1为表示本发明的电源电压降低检测电路的电路图。
图2为表示本发明的电源电压降低检测电路的恒流电路的一具体例的电路图。
图3为表示本发明另一实施例的电源电压降低检测电路的电路图。
图4为表示本发明又一实施例的电源电压降低检测电路的恒流电路的一具体例的电路图。
图5为表示一例半导体装置的单元电路的电路图。
图6为表示另一例半导体装置的单元电路的电路图。
图7为表示又一例半导体装置的单元电路的电路图。
图8为表示传统的电源电压降低检测电路的电路图。
附图标记说明
1  电源端子
2  接地端子
3  输出端子
4～6  恒流电路
11  降压NMOS晶体管
13～15、19  PMOS晶体管
12、16～18  NMOS晶体管
具体实施方式
下面参照附图说明本发明的电源电压降低检测电路的实施方式。
图1是表示本发明的电源电压降低检测电路的电路图。
本发明的电源电压降低检测电路包括电源端子1、接地端子2以及输出端子3。并且，电源电压降低检测电路包括恒流电路4～6。并且，电源电压降低检测电路包括NMOS晶体管12、NMOS晶体管17、PMOS晶体管15以及PMOS晶体管19。
恒流电路4设于NMOS晶体管12的源极与接地端子2之间。恒流电路5设于电源端子1与PMOS晶体管15的源极之间。恒流电路6设于输出端子3与接地端子2之间。NMOS晶体管12的栅极及漏极连接于电源端子3，其背栅极与接地端子2连接。NMOS晶体管17的栅极与NMOS晶体管12的源极连接，其源极及背栅极与接地端子2连接，其漏极与PMOS晶体管15的漏极连接。PMOS晶体管15的栅极与接地端子2连接；背栅极与电源端子1连接。PMOS晶体管19的栅极与PMOS晶体管15的源极连接，其源极及背栅极与电源端子1连接，其漏极与输出端子3连接。
就NMOS晶体管12和NMOS晶体管17而言，NMOS晶体管12的阈值电压的绝对值及过驱动电压之和与NMOS晶体管17的阈值电压的绝对值及过驱动电压之和这两者相加的总电压，比半导体装置内预定的2个NMOS晶体管中的一个NMOS晶体管的阈值电压的绝对值及过驱动电压之和与另一个NMOS晶体管的阈值电压的绝对值及过驱动电压之和这两者相加的总电压高。NMOS晶体管15和NMOS晶体管19的情况也一样。
恒流电路4提供电流给NMOS晶体管12。恒流电路5提供电流给NMOS晶体管17和NMOS晶体管15。恒流电路6提供电流给PMOS晶体管19。NMOS晶体管12基于电源电压而输出基于从电源电压减去了阈值电压的绝对值及过驱动电压后的电压的源极电压。NMOS晶体管17基于该源极电压而导通、截止。PMOS晶体管15基于接地电压而输出基于接地电压加上了阈值电压的绝对值及过驱动电压后的电压的源极电压。PMOS晶体管19基于该源极电压而导通、截止。
下面就本发明的电源电压降低检测电路的动作进行说明。
以下设NMOS晶体管的阈值电压的绝对值为Vtn，PMOS晶体管的阈值电压的绝对值为Vtp。
[Vtp＞Vtn时(NMOS晶体管比PMOS晶体管难截止时)的电源电压降低检测动作]
电源电压降低时，NMOS晶体管12的栅极电压降低，NMOS晶体管12截止，NMOS晶体管17的栅极电压也降低，NMOS晶体管17也截止。因此，PMOS晶体管19的栅极电压上升，PMOS晶体管19截止。电源电压成为小于2Vtp时，NMOS晶体管12及NMOS晶体管17还导通，但PMOS晶体管19的栅极电压因PMOS晶体管15而不会完全成为低电平，PMOS晶体管19截止。因此，电源电压小于2Vtp时，即电源电压成为小于半导体装置的最低工作电压时，电源电压降低检测电路将低电平信号作为检测信号从输出端子3输出到外部。
[Vtp＜Vtn时(PMOS晶体管比NMOS晶体管难截止时)的电源电压降低检测动作]
电源电压变低且电源电压小于2Vtn时，NMOS晶体管12虽还导通，然而，NMOS晶体管17的栅极电压因恒流电路4而未完全成为高电平，NMOS晶体管17截止，PMOS晶体管19的栅极电压成为高电平，PMOS晶体管19截止。因此，若电源电压小于2Vtn时，即电源电压成为小于半导体装置的最低工作电压时，电源电压降低检测电路将低信号作为检测信号从输出端子3输出到外部。
[Vtp＞Vtn时(NMOS晶体管比PMOS晶体管易导通时)的电源电压降低检测解除动作]
电源电压比2Vtn和2Vtp这两者都低，此后电源电压变高时，NMOS晶体管12的栅极电压变高，NMOS晶体管12导通，NMOS晶体管17的栅极电压变高，NMOS晶体管17也导通，因此，PMOS晶体管19的栅极电压变低，PMOS晶体管19导通。电源电压成为2Vtn以上时，虽然NMOS晶体管12和NMOS晶体管17导通，PMOS晶体管19的栅极电压因PMOS晶体管15而未完全成为低电平，PMOS晶体管19还截止。电源电压成为2Vtp以上时，NMOS晶体管12和NMOS晶体管17已经导通，PMOS晶体管19的源极电压成为低电平，PMOS晶体管19导通。因此，若电源电压成为2Vtp以上时，即电源电压成为半导体装置的最低工作电压以上时，电源电压降低检测电路将高电平信号作为检测信号从输出端子3输出到外部。
[Vtp＜Vtn时(PMOS晶体管比NMOS晶体管易导通时)的电源电压降低检测解除动作]
电源电压比2Vtp和2Vtn这两者都低，此后电源电压变高，电源电压成为2Vtn以上时，NMOS晶体管12和NMOS晶体管17导通，PMOS晶体管19的源极电压成为低电平，PMOS晶体管19也导通。因此，电源电压成为2Vtn以上时，即电源电压成为半导体装置的最低工作电压以上时，电源电压降低检测电路将高电平信号作为检测信号从输出端子3输出到外部。
下面就本发明的电源电压降低检测电路的恒流电路进行说明。图2是表示本发明的电源电压降低检测电路的恒流电路的一具体例的电路图。
恒流电路4，例如通过降压(depression)NMOS晶体管11实现。降压NMOS晶体管11的栅极、源极及背栅极与接地端子2连接，其漏极与NMOS晶体管12的源极连接。NMOS晶体管11的漏极从NMOS晶体管12的源极抽出电流。
恒流电路5，例如通过降压NMOS晶体管11和PMOS晶体管13～14实现。PMOS晶体管13的栅极和漏极与NMOS晶体管12的漏极连接，其源极及背栅极与电源端子1连接。PMOS晶体管14的栅极与PMOS晶体管13的栅极连接，其源极及背栅极与电源端子1连接，其漏极与PMOS晶体管15的源极连接。PMOS晶体管14的漏极使基于恒流电路4的电流流入PMOS晶体管15的源极。
恒流电路6，例如通过降压NMOS晶体管11、PMOS晶体管13～14、NMOS晶体管16以及NMOS晶体管18实现。NMOS晶体管16的栅极和漏极与PMOS晶体管15的漏极连接，其源极与NMOS晶体管17的漏极连接，其背栅极与接地端子2连接。NMOS晶体管18的栅极与NMOS晶体管16的栅极连接，其漏极与PMOS晶体管19的漏极连接。NMOS晶体管18的漏极从PMOS晶体管19的漏极抽出基于恒流电路4的电流。
如上面说明，本发明的电源电压降低检测电路无需包括基准电压电路、分压电路以及差动放大电路，使电路规模变小，因此电流消耗也相应减少。
此外，为了补偿基准电压的偏差，本来需进行分压电路的阻值微调，但本发明可不必进行微调，因此，可减少制造工序而降低制造成本。
并且，无论PMOS晶体管和NMOS晶体管之间的动作关系如何，一旦电源电压小于半导体装置的最低工作电压，电源电压降低检测电路就将低电平信号作为检测信号从输出端子3输出到外部，从而消除半导体装置的误动作。
再有，可将图1及图2中的PMOS晶体管换为NMOS晶体管，而将NMOS晶体管换为PMOS晶体管。
下面参照附图说明本发明的其他的实施例的电源电压降低检测电路。
图3是表示本发明另一实施例的电源电压降低检测电路的电路图。与图1的电源电压降低检测电路不同之处在于：恒流电路4替换为恒流电路7，恒流电路5替换为恒流电路8，恒流电路6替换为恒流电路9。
图4是表示本发明又一实施例的电源电压降低检测电路的恒流电路一具体例的电路图。与图2的电源电压降低检测电路不同之处在于：NMOS晶体管12替换为PMOS晶体管22，NMOS晶体管17替换为PMOS晶体管27，PMOS晶体管15替换为NMOS晶体管25，PMOS晶体管19替换为NMOS晶体管29。本例中，降压NMOS晶体管11替换为降压NMOS晶体管21，PMOS晶体管13替换为NMOS晶体管23，PMOS晶体管14替换为NMOS晶体管24，PMOS晶体管16替换为NMOS晶体管26，PMOS晶体管18替换为NMOS晶体管28。
显而易见，如图3及图4那样构成的电源电压降低检测电路，可取得与如图1及图2那样构成的电源电压降低检测电路同样的效果。

Claims (2)

1.一种检测电源电压降低的电源电压降低检测电路，其特征在于包括：
第一NMOS晶体管，该晶体管基于所述电源电压而输出基于从所述电源电压减去了阈值电压的绝对值及过驱动电压后的电压的源极电压；
第二NMOS晶体管，该晶体管基于所述第一NMOS晶体管的源极电压而导通、截止；
第一PMOS晶体管，该晶体管基于接地电压而输出基于所述接地电压加上了阈值电压的绝对值及过驱动电压后的电压的源极电压；
第二PMOS晶体管，该晶体管基于所述第一PMOS晶体管的源极电压而导通、截止；
第一恒流电路，该电路提供电流给所述第一NMOS晶体管；
第二恒流电路，该电路提供电流给所述第二NMOS晶体管及所述第一PMOS晶体管；以及
第三恒流电路，该电路提供电流给所述第二PMOS晶体管。
2.一种检测电源电压降低的电源电压降低检测电路，其特征在于包括：
第一PMOS晶体管，该晶体管基于接地电压而输出基于所述接地电压加上了阈值电压的绝对值及过驱动电压后的电压的源极电压；
第二PMOS晶体管，该晶体管基于所述第一PMOS晶体管的源极电压而导通、截止；
第一NMOS晶体管，该晶体管基于所述电源电压而输出基于从所述电源电压减去了阈值电压的绝对值及过驱动电压后的电压的源极电压；
第二NMOS晶体管，该晶体管基于所述第一NMOS晶体管的源极电压而导通、截止；
第一恒流电路，该电路提供电流给所述第一PMOS晶体管；
第二恒流电路，该电路提供电流给所述第二PMOS晶体管及所述第一NMOS晶体管；以及
第三恒流电路，该电路提供电流给所述第二NMOS晶体管。
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