CN1638277A - 比较电路及电源电路 - Google Patents

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Abstract

提供一种可高精度地检测电源电压下降的比较电路及电源电路。比较电路(10)，在第一及第二电源线之间，包括电流镜电路CM1、差动对(20)、第一电流源CS1。差动对(20)包括：增强型n第一MOS晶体管M1，其输入信号提供给其栅电极；耗尽型n型第二MOS晶体管M2，其源极与第一MOS晶体管M1的源极连接，其阈值电压比第一MOS晶体管M1的阈值电压小。第一MOS晶体管M1的栅电极由包含p型杂质的多晶硅构成，而第二MOS晶体管M2的栅电极则由包含n型杂质的多晶硅构成，同时，连接在第一电源线上，根据第二MOS晶体管M2的漏极电压输出输出信号Vout。

Description

比较电路及电源电路
技术领域
本发明涉及一种比较电路及使用该比较电路的电源电路。
背景技术
例如，在装配了液晶显示(Liquid Crystal Display：LCD)面板的手机等电子仪器中，有的是将可装卸的电池作为电源而工作的。当取出该电池时，若升压用电容中还残留有电荷时，则会在瞬间出现显示异常(突然出现瞬间显示，瞬间发光)的情况，因此，在断开电子仪器的电源时，需要按照规定顺序进行控制液晶上的施加电压的显示关闭工作。
因此，当电子仪器以电源导通的状态正常工作时，即使用户突然取出电池时，也需要关闭显示。此时，在电子仪器中监视电源电压水平，在识别出电池已被取出时，将电源的电压电平的监视结果作为触发(trigger)进行显示关闭工作。
专利文献1：日本专利特开2000-349609号公报
但是，在监视电源电压水平时，用于识别电池已被取出的阈值的精度变得很重要。若阈值过高，而接近电源导通时的电源电压时，将因噪声等原因引起开始显示关闭动作。另一方面，若此阈值过低，识别电池已被取出的时间将被延迟，从而无法完成显示关闭工作。
从而，在监视电源电压水平时，希望用于识别电池已被取出的阈值的精度较高。
鉴于以上技术缺陷，本发明的目的在于：提供一种可高精度地检测出电源电压下降的比较电路和电源电路。
发明内容
为解决上述课题，本发明涉及一种比较电路，包括：差动对，由向其栅电极提供输入信号的n型增强型第一MOS(Metal OxideSemiconductor)晶体管和其源极与该第一MOS晶体管的源极连接，其阈值电压比该第一MOS晶体管的阈值电压小的耗尽型(depression)n型第二MOS晶体管构成；第一电流源，插入在提供第一电源电压的第一电源线和所述差动对之间；电流镜电路，插入在提供第二电源电压的第二电源线和所述差动对之间、与所述第一MOS晶体管的漏极电流相对应，产生所述第二MOS晶体管的漏极电流；所述第一MOS晶体管的栅电极由包含P型杂质的多晶硅形成，所述第二MOS晶体管的栅电极由包含n型杂质的多晶硅形成，并且，连接在所述第一电源线上，根据所述第二MOS晶体管的漏极电压输出输出信号。
在本发明所涉及的比较电路中，具有p型第三MOS晶体管，其所述第二电源电压提供给其源极，所述第二MOS晶体管的漏极电压施加在其栅电极上；输出电路，包括插入在所述第三MOS晶体管的漏极和所述第一电源线之间的第二电流源，所述输出信号也可以为所述第三MOS晶体管的漏极电压。
通过本发明，检测以第一电源电压为基准的输入信号的电压是否比第一及第二MOS晶体管的阈值电压之差大，并将该检测结果作为输出信号输出。并且，不管第二电源电压如何变化，都可以检测出输入信号的变化。而且，可以通过生产工艺技术，将第一及第二MOS晶体管的阈值电压之差调整到较高的精度，并且，由于对温度的依赖性非常小，因此，可以通过简易的结构来高精度地检测输入信号的变化。
此外，本发明涉及一种比较电路，包括：差动对，由在其栅电极提供输入信号的增强型p型第一MOS(Metal OxideSemiconductor)晶体管，和其源极与该第一MOS晶体管的源极连接，其阈值电压的绝对值比该第一MOS晶体管的阈值电压的绝对值小的增强型p型第二MOS晶体管构成；电流镜电路，插入在提供第一电源电压的第一电源线和所述差动对之间、与所述第一MOS晶体管的漏极电流相对应，产生所述第二MOS晶体管的漏极电流；第一电流源，插入在提供第二电源电压的第二电源线和所述差动对之间；所述第一MOS晶体管的栅电极由包含n型杂质的多晶硅形成，所述第二MOS晶体管的栅电极由包含p型杂质的多晶硅形成，并且，连接在所述第二电源线上，根据所述第二MOS晶体管的漏极电压输出输出信号。
在本发明所涉及的比较电路中，具有n型第三MOS晶体管，其所述第一电源电压提供给其源极，所述第二MOS晶体管的漏极电压施加在其栅电极上；输出电路，其包括插入在所述第三MOS晶体管的漏极和所述第二电源线之间的第二电流源，所述输出信号也可以为所述第三MOS晶体管的漏极电压。
通过本发明，检测以第一电源电压为基准的输入信号的电压是否比第一及第二MOS晶体管的阈值电压之差还大，并将其检测结果作为输出信号输出。并且，不管第二电源电压如何变化，都可以检测出输入信号的变化。而且，可以通过生产工艺技术，将第一及第二MOS晶体管的阈值电压的差调整到较高精度，并且，由于对温度的依赖性非常小，从而可以通过简易的结构来高精度地检测输入信号的变化。
在本发明所涉及的比较电路中，所述输入信号可以为通过电阻电路对所述第一及第二电源电压的电压差进行分压而得到分压电压。
在本发明中，将第一及第二电源电压间的电压作为输入信号使用。并且，如上所述，不管第二电源电压如何变化，都可以检测出输入信号的变化，因此，即使是在第二电源电压下降时，也可以通过简易的结构检测出伴随第二电源电压下降的输入信号的下降。
同时，本发明涉及一种电源电路，包括：上述任意一项所记载的比较电路；逻辑电路，其连接在所述第一及第二电源线上，并根据所述比较电路的输出形成放电信号；升压电路，其连接在所述第一及第二电源线上，通过使用储存电荷的电容的电荷泵工作，从而升高所述第一及第二电源电压的电压差；其所述升压电路，包括在放电时用于将所述电容的电荷放电到所述第一电源线中的放电用开关元件，所述放电用开关元件由所述放电信号开关控制。
通过本发明，可以根据通过简易的结构高精度地检测出输入信号的变化，将通过电荷泵工作所储存的电容中的电荷放电。从而，例如即使是在取下电池而没有电源供给的情况下，也可以在不希望电容中有剩余电荷的时候，也可以提供可进行放电工作的电源电路。
附图说明
图1根据本发明的一个实施方式的比较电路的结构电路图；
图2表示图1的比较电路的工作例的模拟波形的示意图；
图3应用了图1的比较电路的电源电路的构成例框图；
图4为图3的逻辑电路的构成例的电路图；
图5为图4的电荷泵电路的构成例的电路图；
图6是充电时钟的工作波形示意图；
图7是图1所示比较电路的其他构成例的电路图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。此外，以下所说明的实施方式，并非是对权力要求的范围内所记载的本发明内容的不当限定。同时，以下所说明的结构的并非全部是本发明所必须的构成要件。
图1示出了本发明的一个实施方式的比较电路结构的电路图。
比较电路10，连接在提供接地电源电压VSS(第一电源电压)的第一电源线和提供逻辑电源电压VDD(第二电源电压)的第二电源线上。并且，比较电路10以接地电源电压VSS为基准，检测逻辑电源电压VDD的电压是否下降。更具体讲，比较电路10用于检测以接地电源电压VSS为基准的输入信号Vin的电压与构成差动对的2个MOS(Metal Oxide Semiconductor)晶体管的阈值电压之差相比是大还是小，并将该检测结果作为输出信号Vout输出。
这样的比较电路10包括差动对20、第一电流源CS1、电流镜电路CM1。
差动对20具有n型(第一导电型)第一MOS晶体管M1和n型第二MOS晶体管M2，第一及第二MOS晶体管M1和M2的源极相互连接。第一MOS晶体管M1为增强型(enhancement mode)，输入信号Vin施加在其栅电极上。第二MOS晶体管M2为耗尽型(depletion mode)，其阈值电压设定的比第一MOS晶体管M1的阈值电压小。
并且，第一MOS晶体管M1的栅电极是由包含p型(第二导电型)杂质的多晶硅构成的。第二MOS晶体管M2的栅电极是由包含n型杂质的多晶硅构成的，同时，其栅电极连接在第一电源线上。
第一电流源CS1插入在第一电源线和差动对20之间。进一步来讲，第一电流源CS1的一端连接在第一电源线上，另一端连接在构成差动对20的第一及第二MOS晶体管M1、M2的源极上。
电流镜电路CM1插入在第二电源线和差动对20之间。更具体地讲，电流镜电路CM1的一端连接在第二电源线上，另一端连接在构成差动对20的第一及第二MOS晶体管M1、M2的漏极上。并且，电流镜电路CM1对应第一MOS晶体管M1的漏极电流，将产生第二MOS晶体管M2的漏极电流。
这样的电流镜电路CM1，可以包括p型第一及第二电流镜用MOS晶体管Q1、Q2。第一及第二电流镜用MOS晶体管Q1、Q2的源极，分别连接在第二电源线上。第一电流镜用MOS晶体管Q1的栅极及第二电流镜用MOS晶体管Q2的栅极相连接，第一电流镜用MOS晶体管Q1的栅极及漏极相连接。第一电流镜用MOS晶体管Q1的漏极，连接在第一MOS晶体管M1的漏极上。第二电流镜用MOS晶体管Q2的漏极连接在第二MOS晶体管M2的漏极上。
该结构的比较电路10中，根据第二MOS晶体管M2的漏极电压输出输出信号Vout。
首先，对构成差动对20的第一及第二MOS晶体管M1和M2进行说明。
构成图1所示的比较电路10的电流镜电路CM1的p型第一及第二电流镜用MOS晶体管Q1、Q2分别形成在p型硅衬底(广义是指半导体衬底)上。在此硅衬底上，形成n型势阱区，在该n型势阱区内设置有成为源极区域和漏极区域的2个p+扩散层和用于施加衬底电位的n+扩散层。并且，在构成n型势阱区域的沟道区域的规定区域上，形成由氧化硅构成的绝缘膜，而在该绝缘膜上形成有由多晶硅构成的栅电极。
此外，构成图1所示的比较电路10的第一及第二MOS晶体管M1、M2也同样形成在上述硅衬底上。即，在硅衬底上，设置有构成源极区域和漏极区域的两个n+扩散层和用于施加衬底电位的p+扩散层。并且，在成为硅衬底的沟道区域的规定区域上，形成有由氧化硅构成的绝缘膜，在该绝缘膜上形成有由多晶硅构成的栅电极。
第一MOS晶体管M1的栅电极由含有p型杂质的多晶硅形成，其极性为p型。第二MOS晶体管M2的栅极电极是由含有n型杂质的多晶硅形成的，其极性为n型。由此，就可以使第一及第二MOS晶体管M1、M2的阈值电压不同。
n型MOS晶体管的阈值电压Vthn可以用下面的公式(1)表示。
Vthn＝2ΦF+(ΦM-ΦS)+QSS/COX+QB/COX              (1)
在公式(1)中，ΦF是硅衬底的费密水平，ΦM是栅极的功函数，ΦS是硅衬底的功函数，QSS是硅衬底和氧化膜的界面电荷量，QB是硅衬底的表面的电荷量，COX是栅极绝缘膜电容。
从公式(1)可以明确看出，即使是n型第一及第二MOS晶体管M1、M2的物理结构(如，表示从源极向漏极方向的沟道区域的长度的通道长度和表示与此方向垂直方向上的通道区域长度的沟道宽度)相同，也可以使阈值电压不同。其原因，是因为根据使第一及第二MOS晶体管M1、M2的栅极的极性不同，栅极的功函数ΦM就会发生变化。
此时，可以通过变更注入到栅电极中的杂质的浓度，来调整栅电极的功函数ΦM。同时，也可以通过调整硅衬底的杂质的浓度，来调整硅衬底的功函数ΦS。由此，就可以将第一MOS晶体管M1作为增强型(Vthn＞0)，将第二MOS晶体管M2作为耗尽型(Vthn＜0)。
栅电极的功函数ΦM可以最终由该栅电极的材料决定。若杂质的分布固定则硅衬底的功函数ΦS也可以最终决定。因此，由多晶硅形成栅极时，若改变掺杂到栅电极中的杂质的浓度，则会改变栅电极的功函数ΦM。若将栅电极的极性为p型时的栅电极的功函数ΦMp和当栅电极的极性为n型时的栅电极的功函数ΦMn加以比较，则将栅电极的极性设为p型时的功函数变大。即，在栅电极的功函数ΦMp、ΦMn之间，以下的公式(2)的关系成立。
ΦMp-ΦMn＞0               (2)
在此，第一MOS晶体管M1的阈值电压Vthn1可以通过下面的公式(3)表示。
Vthn1＝2ΦF+(ΦMp-ΦS)+QSS/COX+QB/COX    (3)
此外，第二MOS晶体管M2的阈值电压Vthn2可以通过下面的公式(4)表示。
Vthn2＝2ΦF+(ΦMn-ΦS)+QSS/COX+QB/COX      (4)
根据公式(2)～(4)，下面的公式(5)成立。
Vthn1-Vthn2＝ΦMp-ΦMn＞0        (5)
从而，第一MOS晶体管M1的阈值电压Vthn1比第二MOS晶体管M2的阈值电压Vthn2大。
但是，由于第二MOS晶体管M2是耗尽型，即使栅极、源极间的电压为0，漏极电流也会流动。若将第二MOS晶体管M2的栅极·源极间的电压作为Vgs2，阈值电压作为Vthn2，漏极·源极间的电压作为Vds2，在施加了逻辑电源电压VDD的范围下正常工作从而使Vgs2-Vthn2＞Vds2的关系成立，即，在饱和区域工作。
此时，n型MOS晶体管的漏极电流Id，可用下式(6)表示。
Id＝β/2(Vgs-Vthn)2                    (6)
在公式(6)中，β为由工艺决定的常数。Vgs为栅极·源极间的电压。Vthn为阈值电压。
从而，第二MOS晶体管M2的漏极电流I2可以通过下面的公式(7)表示。
I2＝β/2(VSS-Vs-Vthn2)2                (7)
在公式(7)中，Vs为第二MOS晶体管M2的源极电压。
因此，若假设第一MOS晶体管M1也是在饱和区域工作，那么，第一MOS晶体管M1的漏极电流I1就可以用下面的公式(8)表示：
I1＝β/2(Vin-Vs-Vthn1)2               (8)
第一电流镜电路CM1对应第一MOS晶体管M1的漏极电流I1而产生第二MOS晶体管M2的漏极电流I2。并且，对应固定了栅极·源极间电压的第二MOS晶体管M2，当栅极·源极间的电压通过输入信号Vin升高的第一MOS晶体管M1在饱和区域工作时，I1≥I2成立。因此，下面的公式(9)也成立。
Vin-VSS≥Vthn1-Vthn2                   (9)
即，公式(9)示出的是构成差动对20的第一及第二MOS晶体管M1、M2在饱和状态下工作时的条件。这就意味着，即使是逻辑电压VDD发生变化，也可以根据输入信号Vin与接地电源电压VSS间的差和构成差动对20的第一及第二MOS晶体管M1、M2的阈值电压的差的关系，使比较电路工作。
根据公式(9)，能够以非常高的精度设定第一及第二MOS晶体管M1、M2的阈值电压的差(Vthn1-Vthn2)，如，可以得到1.0V。进一步，通常的MOS晶体管的阈值电压的温度特性在例如-0.15～2％/度，与此相对，第一及第二MOS晶体管M1、M2的阈值电压的差(Vthn1-Vthn2)的温度特性在例如-0.5％/度，温度依赖性非常小。
如上所述的比较电路10，即使是在以逻辑电源电压VDD为电源时，也可以通过将根据逻辑电源电压VDD的下降而发生变化的输入信号Vin外加到上述第一MOS晶体管M1的栅电极上，通过简易的结构，高精度地检测出该比较电路10的逻辑电源电压VDD的下降，并作为输出信号Vout输出。
在图1中，比较电路10还可以包括输出电路30。输出电路30包含p型第三MOS晶体管M3和第二电流源CS2。逻辑电源电压VDD(第二电源电压)提供给第三MOS晶体管M3的源极，第二MOS晶体管M2的漏极电压施加在其栅电极上。第二电流源CS2插入在第三MOS晶体管M3的漏极和第一电源线之间。并且，输出电路30将第三MOS晶体管M3的漏极电压作为输出信号Vout输出。
此外，在比较电路10中，可以通过电阻电路对逻辑电源电压VDD和接地电源电压VSS间的电压差(第一及第二电源电压的电压差)进行分压而得到的分压电压作为输入信号Vin。例如，在第一及第二电源线之间设置有电阻电路40的同时，设置有用于获取通过电阻电路40将两端电压进行分压而得的分压电压的多个端子TP1～TPz(z为大于2的整数)。并且，选择电路42根据选择信号SEL将多个端子TP1～TPz中的任意一个与第一MOS晶体管M1的栅电极电连接。由此，可以将逻辑电源电压VDD和接地电源电压VSS间的分压电压作为输入信号Vin，并能够以该分压电压为基准，检测逻辑电源电压VDD的下降。
下面，对该比较电路10的工作原理进行说明。
首先，在选择电路42中，通过选择信号SEL，输出由电阻电路40分压得到的分压电压的一个端子电连接在第一MOS晶体管M1的栅电极上。从而，该分割电压就成为了输入信号Vin。
此时，例如提供逻辑电源电压VDD的电池突然被取出，逻辑电源电压下降。伴随逻辑电源电压VDD的下降，输入信号Vin的电压也将下降。
在Vin≥VSS+(Vthn1-Vthn2)中，第一MOS晶体管M1在饱和区域工作。即，第一MOS晶体管M1的阻抗下降，第一MOS晶体管M1的漏极电流增加。其结果，共用第一电流源CS1的第二MOS晶体管M2的漏极电流减少，第二MOS晶体管M2的阻抗上升，第三MOS晶体管M3的栅电极的电位上升。由此，输出信号Vout的电位下降，输出信号Vout的逻辑电平变为L(低)。
在VSS＜Vin＜VSS+(Vthn1-Vthn2)中，第一MOS晶体管M1在饱和区域不工作。即，第一MOS晶体管M1的阻抗上升，第一MOS晶体管M1的漏极电流减少。其结果，第二MOS晶体管M2的漏极电流增加，第二MOS晶体管M2的阻抗下降，第三MOS晶体管M3的栅电极的电位下降。由此，输出信号Vout的电位上升，输出信号Vout的逻辑电平变为H。
图2示出了图1的比较电路的工作例的仿真波形。
在图2中，构成差动对20的第一及第二MOS晶体管M1、M2的阈值电压之差(Vthn1-Vthn2)约为1.0V。并且，在取出电池之前的时刻t1上，逻辑电源电压VDD为2.40V，接地电源电压VSS为0.00V。同时，通过选择信号SEL，使输入信号Vin的电压为1.20V的电压。
在时刻t1，若取出电池而无电源供给时，提供逻辑电源电压VDD的第二电源线的电压逐渐下降。连接在第二电源线上的负荷由于是容性的，因此，会随时间的经过而逐渐下降。
并且，在第二电源线的电压为1.92V时，即，输入信号Vin约为0.92(＝1.92-1.0)V时，输出信号Vout的逻辑电平由L电平变为H电平。从而，将变为H电平的输出信号Vout作为触发，就可以进行取出电池时的处理。另，在图2中，在输出信号Vout变为H电平后输出信号仍然下降的原因是由于第二电源线的电压下降。
下面进行说明的是将图1的比较电路10用于电源电路的例子。
在图3中，示出了应用图1的比较电路10的电源电路的构成例的框图。但是，在与图1相同的部分将标注相同的符号，并适当省略其说明。
在电源电路100中，可以包括比较电路10、逻辑电路110、电荷泵电路120(广义上是指升压电路)。图3中的比较电路10，即可以是省略了输出电路30的结构，也可以是省略了电阻电路40和选择电路42的结构，还可以是省略了输出电路30、电阻电路40以及选择电路42的结构。
逻辑电路110连接在第一及第二电源线上，根据比较电路10的输出产生放电信号。比较电路10的输出即为输出信号Vout。这样的逻辑电路110如图4所示，是由组合电路构成的。在图4中，包括进行输出信号Vout和功率保存信号PS的“或”运算，输出放电信号discharge的“或”电路112。功率保存信号PS可通过如逻辑电路110等形成。例如，当向电源电路100的电源供给目的地的电源供给中断时，功率保存信号PS变化为H电平。
电荷泵电路120连接在第一及第二电源线上，通过使用了储存电荷的电容的电荷泵工作，升高逻辑电源电压VDD和接地电源电压VSS间的电压差。电荷泵电路120可以升高如逻辑电源电压VDD和接地电源电压VSS间的电压差，从而将其作为输出电压V1、V2间的电压输出。
该电荷泵电路120，包括放电用开关元件，在放电时，用于将电容的电荷放电到接地电源VSS(第一电源线)。该放电用开关元件被由逻辑电路110形成的放电信号开关控制。从而，在电荷泵电路120中，根据比较电路10的输出信号Vout，将用于电荷泵工作的电容的电荷放电。
另外，电荷泵电路120包括稳压电路，也可以在调整了逻辑电源电压VDD和接地电源电压VSS间的电压差后，将调整后的电压升压，并输出输出电压V1、V2。
在图5中，示出了图4的电荷泵电路120的构成例的电路图。
在图5中，虽然示出了在正方向上升压两倍的电荷泵电路120的构成例，但并不仅限于此。
电荷泵电路120通过使用了电容的电荷泵的工作而输出升压后的电压。电荷泵电路120包括用于进行电荷泵工作的多个开关元件和在放电时用于放出电容的电荷的放电用开关元件。
在图5中，电荷泵电路120虽然包括电容，但是并不仅限于此。也可以通过借助外部连接端子连接的电容、所述多个开关元件、所述放电用开关元件构成电荷泵电路。在这种情况下，电荷泵电路120包括所述多个开关元件和所述放电用开关元件，并且，这些开关元件和电容通过外部连接端子连接在一起。
在图5中，将MOS晶体管作为开关元件使用。图5所示的电荷泵电路120包括串联在第一和第二电源线间的p型MOS晶体管Trp1、n型MOS晶体管Trn1。在MOS晶体管Trp1、rn1的栅电极上，施加了充电时钟CP1。在第一电源线和输出电源线之间，插入了p型MOS晶体管Trp2。在MOS晶体管Trp2的栅电极上施加了充电时钟CP2。
在MOS晶体管Trn1的漏极和输出电源线之间连接有n型MOS晶体管，即放电用开关元件DSW1。在第一电源线和输出电源线之间连接有n型MOS晶体管，即放电用开关元件DSW2。
放电用开关元件DSW1，是用于将连接在MOS晶体管Tnr1的漏极和输出电源线间的电容C1的电荷放电到接地电源电压VSS的开关元件。放电用开关元件DSW2是用于将连接在第一电源线和输出电源线间的电容C2的电荷放电到接地电源电压VSS的开关元件。即，放电用开关元件连接在有助于电荷泵工作的电容的一端和接地电源电压VSS之间。
在放电用开关元件DSW1、DSW2的栅电极上，施加由逻辑电路110形成的放电信号dischange。在电荷泵电路120正常工作时，放电信号dischange被固定为L电平，各电容的一端和接地电源电压VSS之间的电源处于断开状态。
在图6中，示出了充电时钟CP1、CP2的工作波形示意图。充电时钟CP1、CP2是相位相反的时钟。
这样，被提供有充电时钟CP1、CP2的电荷泵电路120，在充电时钟CP1变为H电平(充电时钟CP2为L电平)的期间T1内，MOS晶体管Trn1、Trp2导通，MOS晶体管Trp1为非导通。这样，电容C1的一端与第一电源线电连接，电容C1的另一端与第二电源线电连接。因此，在电容C1中，对应第一及第二电源线间的电压的电荷得以储存。
下面，在充电时钟CP2为H电平(充电时钟CP1变为L电平)的期间T2内，MOS晶体管Trp1导通，MOS晶体管Trn1、Trp2为非导通。电容C1的一端与第二电源线电连接。其结果，电容C1的另一端的电压以第一电源线的接地电源电压VSS为基准，变为逻辑电源电压VDD的2倍的电压。该电压在期间T1、T2之后，其中的一端施加在连接第一电源线的电容C2的另一端。并且，作为输出电压V2，以接地电源电压VSS为基准输出2倍于逻辑电源电压VDD的电压。
这样的包括电荷泵电路120的电源电路100，输出与储存在电容中的电荷对应的电压。但是，即使是在作为电源电路100和其他电路的电源的电池被突然取出时，有时候也不希望输出与储存在电容中的电荷相对应的电压。例如，若在液晶具有施加直流成分时发生劣化的特性，因此，在检测出电池被取出的时候，就必须尽早进行电容的放电工作。
因此，在图5中，通过利用被比较电路10输出的输出信号Vout，根据放电信号discharge，而导通放电用开关元件DSW1、DSW2，从而可以使电容C1、C2的电荷放电。
在这样的电源电路100中，可以产生用于驱动液晶显示面板、场致发光、等离子显示装置的显示驱动器的电源。
另外，在图5的电荷泵电路120中，对向第二电源线提供逻辑电源电压VDD的情况进行了说明，但是，也可以通过稳压器将调整后的电压VDD1作为该逻辑电源电压VDD提供。
但是，在图1所示的比较电路10中，差动对20是由n型的MOS晶体管构成的，但并不仅限于此。
在图7中，示出了图1所示的比较电路的其他构成例。
图7所示的比较电路200，被提供接地电源电压VSS(第一电源电压)的第一电源线和被提供逻辑电源电压VDD(第二电源电压)的第二电源线相连接。
比较电路200包括差动对210、第一电流源CS11、电流镜电路CM11。
差动对210具有p型(第二导电型)第一MOS晶体管M11、P型第二MOS晶体管M12，第一及第二MOS晶体管M11、M12的源极互相连接。第一MOS晶体管M11为耗尽型，输入信号Vin施加在其栅电极上。第二MOS晶体管M12为增强型，其阈值电压的绝对值设定得比第一MOS晶体管M1的阈值电压的绝对值小。
并且，第一MOS晶体管M11的栅电极是由包含n型杂质的多晶硅构成的。同时，第二MOS晶体管M12的栅电极在由包含p型杂质的多晶硅构成的同时，该栅电极被连接在第二电源线上。
第一电流源CS11插入在第二电源线和差动对210之间。更具体地来讲，第一电流源CS11的一端与第二电源线连接，另一端与构成差动对210的第一及第二MOS晶体管M11、M12的源极连接。
电流镜电路CM11插入在第一电源线和差动对210之间。更具体地来讲，电流镜电路CM11的一端与第一电源线连接，另一端与构成差动对210的第一及第二MOS晶体管M11、M12的漏极连接。并且，电流镜电路CM11，对应第一MOS晶体管M11的漏极电流，产生第二MOS晶体管M12的漏极电流。
这样的电路镜电路CM11，可以包括n型的第一及第二电流镜用MOS晶体管Q11、Q12。第一及第二电流镜用MOS晶体管Q11、Q12的源极分别连接在第一电源线上。第一电流镜用MOS晶体管Q11的栅电极以及第二电流镜用MOS晶体管Q12的栅电极相连，第一电流镜用MOS晶体管Q11的栅电极以及漏极相连。第一电流镜用MOS晶体管Q11的漏极电极与第一MOS晶体管M11的漏极相连。第二电流镜用MOS晶体管Q12的漏极电极与第二MOS晶体管M12的漏极相连。
在上述结构的比较电路200中，根据第二MOS晶体管M12的漏极电压输出输出信号Vout。
此外，比较电路200还可以包括输出电路220。输出电路220，包括n型第三MOS晶体管M13和第二电流源CS12。接地电源电压VSS(第一电源电压)提供给第三MOS晶体管M13的源极，而第二MOS晶体管M12的漏极电压施加在其栅电极上。第二电流源CS12插入在第三MOS晶体管M13的漏极和第二电源线之间。并且，输出电路220将第三MOS晶体管M13的漏极电压作为输出信号Vout输出。
在比较电路200中，可以将通过电阻电路对逻辑电源电压VDD和接地电源电压VSS之间的电压差(第一及第二电源电压的电压差)进行分压而得到的分压电压作为输入信号Vin。例如，在第一及第二电源线间设置电阻电路240的同时，设置用于取出通过电阻电路240对两端电压分压的分压电压的多个端子。并且，选择电路242根据选择信号SEL，将多个端子中的任意一个与第一MOS晶体管M11的栅电极电气连接。这样，就可以将逻辑电源电压VDD和接地电源电压VSS之间的分割电压作为输出信号Vin。以该分压电压为基准，就可以检测逻辑电源电压VDD的下降。
图7所示的比较电路200可以形成在n型的硅衬底上。其他方面与图1所示的比较电路10相同，故省略其说明。
另外，本发明中，在关于从属权利要求的发明中，可以省略部分从属的权利要求的构成要素加以组合。同时，也可以将根据本发明的独立权利要求1的发明的要部从属于其他的独立权利要求项。
以上所述仅为本发明的优选实施例而已，本发明并不仅限于上述实施方式，在本发明的要领的范围内，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均包含在本发明的权利要求范围之内。
符号说明
10、200：比较电路               20、210：差动对
30、220：输出电路               40、240：电阻电路
42、242：选择电路               100：电源电路
110：逻辑电路                   120：电荷泵电路
CM1、CM11：电流镜电路
CS1、CS11：第一电流源、         CS2、CS12：第二电流源
M1、M11：第一MOS晶体管
M2、M12：第二MOS晶体管
M3、M13：第三MOS晶体管
Q1、Q11：第一电流镜用MOS晶体管
Q2、Q12：第二电流镜用MOS晶体管
Vin：输入信号、Vout：输出信号
VDD：逻辑电源电压(第二电源电压)
VSS：接地电源电压(第一电源电压)

Claims (12)

1.一种比较电路，其特征在于，包括：
差动对，所述差动对具有：增强型n型第一MOS晶体管，在其栅电极提供输入信号；和耗尽型n型第二MOS晶体管，其源极与该第一MOS晶体管的源极连接，而其阈值电压比该第一MOS晶体管的阈值电压小；
第一电流源，插入在被提供第一电源电压的第一电源线和所述差动对之间；
电流镜电路，插入在被提供第二电源电压的第二电源线和所述差动对之间，对应于所述第一MOS晶体管的漏极电流，产生所述第二MOS晶体管的漏极电流；
所述第一MOS晶体管的栅电极，由包含p型杂质的多晶硅形成；
所述第二MOS晶体管的栅电极，由包含n型杂质的多晶硅形成，同时，连接所述第一电源线，根据所述第二MOS晶体管的漏极电压输出输出信号。
2.根据权利要求1所述的比较电路，其特征在于，包括输出电路，所述输出电路包括：在其源极提供所述第二电源电压，在其栅电极施加所述第二MOS晶体管的漏极电压的p型的第三MOS晶体管和插入在所述第三MOS晶体管的漏极和所述第一电源线间的第二电流源；
所述输出信号为所述第三MOS晶体管的漏极电压。
3.一种比较电路，其特征在于，包括：
差动对，所述差动对包括：耗尽型p型第一MOS晶体管，在其栅电极被提供输入信号，以及增强型p型第二MOS晶体管，其源极与该第一MOS晶体管的源极连接，其阈值电压的绝对值比所述第一MOS晶体管的阈值电压的绝对值小；
电流镜电路，插入在被提供第一电源电压的第一电源线和所述差动对之间，与所述第一MOS晶体管的漏极电流相对应，产生所述第二MOS晶体管的漏极电流；
第一电流源，插入在被提供第二电源电压的第二电源线和所述差动对之间；
所述第一MOS晶体管的栅电极由包含n型杂质的多晶硅形成，所述第二MOS晶体管的栅电极由包含P型杂质的多晶硅形成，并且，连接在所述第二电源线上，根据所述第二MOS晶体管的漏极电压输出输出信号。
4.根据权利要求3所述的比较电路，其特征在于，包括：输出电路，
所述输出电路包括：在其源极提供所述第一电源电压、在其栅电极施加所述第二MOS晶体管的漏极电压的n型的第三MOS晶体管，以及
插入在所述第三MOS晶体管的漏极和所述第二电源线之间的第二电流源；
所述输出信号是所述第三MOS晶体管的漏极电压。
5.根据权利要求1或2所述的比较电路，其特征在于：所述输入信号是通过电阻电路对所述第一及第二电源电压的电压差进行分压而得到的分压电压。
6.根据权利要求3或4所述的比较电路，其特征在于：所述输入信号是通过电阻电路对所述第一及第二电源电压的电压差进行分压而得到的分压电压。
7.一种电源电路，其特征在于，包括：
比较电路；
逻辑电路，其连接于所述第一及第二电源线，根据所述比较电路的输出形成放电信号；
升压电路，其连接在所述第一及第二电源线上，通过使用存储电荷的电容器的电荷泵工作，将所述第一及第二电源电压的电压差升压；
所述比较电路包括：
差动对，所述差动对具有：增强型n型第一MOS晶体管，在其栅电极提供输入信号，和耗尽型n型第二MOS晶体管，其源极与该第一MOS晶体管的源极连接，其阈值电压比该第一MOS晶体管的阈值电压小；
第一电流源，插入在被提供第一电源电压的第一电源线和所述差动对之间；
电流镜电路，插入在被提供第二电源电压的第二电源线和所述差动对之间，产生与所述第一MOS晶体管的漏极电流相对应的所述第二MOS晶体管的漏极电流；
所述第一MOS晶体管的栅电极由包含p型杂质的多晶硅形成；
所述第二MOS晶体管的栅电极由包含n型杂质的多晶硅形成，同时，连接在所述第一电源线上，根据所述第二MOS晶体管的漏极电压输出输出信号；
所述升压电路包括放电用开关组件，在放电时，用于在所述第一电源线释放所述电容的电荷；
所述放电用开关组件基于所述放电信号进行开关控制。
8.根据权利要求7所述的电源电路，其特征在于：
所述比较电路包括输出电路，
所述输出电路包括：在其源极提供所述第二电源电压、在其栅电极施加所述第二MOS晶体管的漏极电压的p型第三MOS晶体管；以及插入在所述第三MOS晶体管的漏极和所述第一电源线间的第二电流源；
所述输出信号是所述第三MOS晶体管的漏极电压。
9.一种电源电路，其特征在于，包括：比较电路、逻辑电路和升压电路，所述逻辑电路连接所述第一及第二电源线，根据所述比较电路的输出生成放电信号；所述升压电路连接所述第一及第二电源线，通过使用存储电荷的电容器的电荷泵工作，使所述第一及第二电源电压的电压差上升；
所述比较电路，包括：差动对，所述差动对由在其栅电极提供输入信号的耗尽型p型第一MOS晶体管，和其源极与该第一MOS晶体管的源极连接，其阈值电压的绝对值比该第一MOS晶体管的阈值电压的绝对值小的增强型p型的第二MOS晶体管构成；
电流镜电路，插入在被提供第一电源电压的第一电源线和所述差动对之间，与所述第一MOS晶体管的漏极电流相对应，产生所述第二MOS晶体管的漏极电流；
第一电流源，插入在提供第二电源电压的第二电源线和所述差动对之间；
所述第一MOS晶体管的栅电极由包含n型杂质的多晶硅形成，所述第二MOS晶体管的栅电极由包含p型杂质的多晶硅形成，并且，连接所述第二电源线，根据所述第二MOS晶体管的漏极电压输出输出信号；
所述升压电路包括放电用开关组件，用于在放电时，在所述第一电源线释放所述电容的电荷；所述放电用开关组件由所述放电信号开关控制。
10.根据权利要求9所述的电源电路，其特征在于，所述比较电路具有输出电路，所述输出电路包括：将所述第一电源电压提供给其源极，所述第二MOS晶体管的漏极电压施加在其栅电极上的n型第三MOS晶体管、及插入在所述第三MOS晶体管的漏极和所述第二电源线间的第二电流源；
所述输出信号为所述第三MOS晶体管的漏极电压。
11.根据权利要求7或8所述的电源电路，其特征在于，所述输入信号为通过电阻电路对所述第一及第二电源电压的电压差进行分压而得到的分压电压。
12.根据权利要求9或10所述的电源电路，其特征在于，所述输入信号为通过电阻电路对所述第一及第二电源电压的电压差进行分压而得到的分压电压。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383129B (zh) * 2007-09-07 2010-09-22 北京京东方光电科技有限公司 液晶显示器电源开关控制方法及其装置
CN101013562B (zh) * 2006-01-30 2011-02-02 冲电气工业株式会社 输出电路以及使用了该输出电路的显示装置
CN102571045A (zh) * 2010-12-23 2012-07-11 无锡华润上华半导体有限公司 电流比较器
CN102571044A (zh) * 2010-12-22 2012-07-11 无锡华润上华半导体有限公司 电压比较器
CN101363878B (zh) * 2007-08-10 2012-12-26 精工电子有限公司 电源电压降低检测电路
CN101403772B (zh) * 2007-08-31 2013-03-06 精工电子有限公司 电压检测电路及使用该电路的振荡器
CN103248340A (zh) * 2012-02-08 2013-08-14 联发科技股份有限公司 比较器以及张弛振荡器
WO2014059850A1 (zh) * 2012-10-18 2014-04-24 中兴通讯股份有限公司 一种相对误差电压检测电路
CN101728383B (zh) * 2008-10-31 2014-12-24 株式会社半导体能源研究所 逻辑电路
US9379692B2 (en) 2014-08-26 2016-06-28 Shenzhen China Star Optoelectronics Technology Co., Ltd Comparator

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683702B1 (en) * 2007-06-26 2010-03-23 Marvell International Ltd. Profile circuit control function
US8653882B2 (en) * 2012-03-29 2014-02-18 Apple Inc. Controlling over voltage on a charge pump power supply node
CN103412180B (zh) * 2013-06-28 2015-08-12 广东电网有限责任公司电力科学研究院 一种过流检测电路
KR101888911B1 (ko) * 2015-12-02 2018-08-17 엘지디스플레이 주식회사 표시장치 및 그 표시장치로 전압을 공급하는 인쇄회로보드
JP6814085B2 (ja) * 2017-03-31 2021-01-13 エイブリック株式会社 監視回路及び半導体装置
JP7075172B2 (ja) * 2017-06-01 2022-05-25 エイブリック株式会社 基準電圧回路及び半導体装置
CN108599531A (zh) * 2018-03-23 2018-09-28 高湍斌 电源控制装置和方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159260A (en) * 1978-03-08 1992-10-27 Hitachi, Ltd. Reference voltage generator device
US4188588A (en) * 1978-12-15 1980-02-12 Rca Corporation Circuitry with unbalanced long-tailed-pair connections of FET's
JPS57557A (en) * 1980-05-26 1982-01-05 Toshiba Corp Voltage comparator
JPS62271473A (ja) 1987-05-01 1987-11-25 Seiko Epson Corp シリコンゲ−トｍｏｓ電界効果トランジスタ
JPH0348924A (ja) 1989-07-18 1991-03-01 Canon Inc 印刷装置
JPH04163962A (ja) 1990-10-26 1992-06-09 Seiko Epson Corp 半導体集積回路
JP3171927B2 (ja) 1992-06-15 2001-06-04 富士通株式会社 半導体集積回路
JP3323295B2 (ja) 1993-09-22 2002-09-09 ローム株式会社 コンパレータ
JPH09105763A (ja) 1995-10-11 1997-04-22 Nec Corp コンパレータ回路
JP3557948B2 (ja) 1999-06-04 2004-08-25 株式会社デンソー 電圧検出回路
JP2001016078A (ja) 1999-06-30 2001-01-19 Toshiba Corp 多結晶シリコン回路
JP2001117068A (ja) * 1999-10-21 2001-04-27 Seiko Instruments Inc 液晶用電源回路
JP4194237B2 (ja) * 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP2002032988A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 内部電圧発生回路

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101013562B (zh) * 2006-01-30 2011-02-02 冲电气工业株式会社 输出电路以及使用了该输出电路的显示装置
CN101363878B (zh) * 2007-08-10 2012-12-26 精工电子有限公司 电源电压降低检测电路
CN101403772B (zh) * 2007-08-31 2013-03-06 精工电子有限公司 电压检测电路及使用该电路的振荡器
CN101383129B (zh) * 2007-09-07 2010-09-22 北京京东方光电科技有限公司 液晶显示器电源开关控制方法及其装置
CN101728383B (zh) * 2008-10-31 2014-12-24 株式会社半导体能源研究所 逻辑电路
US9083334B2 (en) 2008-10-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
CN102571044A (zh) * 2010-12-22 2012-07-11 无锡华润上华半导体有限公司 电压比较器
CN102571045A (zh) * 2010-12-23 2012-07-11 无锡华润上华半导体有限公司 电流比较器
CN103248340A (zh) * 2012-02-08 2013-08-14 联发科技股份有限公司 比较器以及张弛振荡器
US9112485B2 (en) 2012-02-08 2015-08-18 Mediatek Inc. Comparator with transition threshold tracking capability
CN103248340B (zh) * 2012-02-08 2016-01-27 联发科技股份有限公司 比较器以及张弛振荡器
WO2014059850A1 (zh) * 2012-10-18 2014-04-24 中兴通讯股份有限公司 一种相对误差电压检测电路
US9618571B2 (en) 2012-10-18 2017-04-11 Sanechips Technology Co., Ltd. Detection circuit for relative error voltage
US9379692B2 (en) 2014-08-26 2016-06-28 Shenzhen China Star Optoelectronics Technology Co., Ltd Comparator
CN104158517B (zh) * 2014-08-26 2016-08-31 深圳市华星光电技术有限公司 比较器

Also Published As

Publication number Publication date
US20050140427A1 (en) 2005-06-30
US7215145B2 (en) 2007-05-08
CN1315261C (zh) 2007-05-09
JP2005191821A (ja) 2005-07-14

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