CN1162909C - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路具有在约0.5V小电源电压下工作的逻辑电路，其中，即使电路特性随制造工艺条件而改变，逻辑电路的电路噪声容限也能设定在较大值。在工作时间期间能保证满意的速度，并且能降低在空闲时间期间的功率消耗。这通过控制逻辑电路形成在其中的第一、第二导电类型阱的单个电位而实现。为此，设置有控制阱电压的两个电压供给电路和逻辑阈电压发生器。

Description

半导体集成电路
本申请基于并要求申请日为2000年3月30日的在先日本专利申请的优先权利益，其整个内容将结合在此以用作参考。
技术领域
本发明涉及半导体集成电路，尤其涉及在多个电源下工作的并且包括在低电源电压下工作的互补MIS逻辑电路的半导体集成电路。
背景技术
近来，在芯片上形成的半导体元件的数目极大地增加。在千兆位半导体存储器中每个芯片集成几亿个半导体元件，在64位微处理器中每个芯片集成几万到千万个半导体元件。通过减小半导体元件的大小来提高在芯片上形成的半导体元件数目。栅长度0.15微米的MOS晶体管目前用于1G比特DRAM(动态随机存取存储器)中。当在芯片上形成半导体元件的数目进一步增加时，将来将采用栅长度0.1微米或更小的MOS晶体管。
然而，由于热载流子和TDDB(时间相关介质击穿)引起的介质膜击穿，使小型化的MOS晶体管退化。此外，当FET的沟道长度减小时，FET的阈电压也减小。为防止阈电压减小，增加FET的衬底区或沟道区的杂质浓度。然而，当杂质浓度增加时，FET的源/漏结电压也减小。
在保持小型化MOS晶体管和FET的可靠性方面，降低电源电压是有效的。更具体地，通过降低电源电压，减弱在源和漏之间横向上的电场，防止热载流子产生。而且，通过降低电源电压，减弱在栅和本体之间纵向上的电场，防止TDDB。而且，通过降低电源电压，施加到漏和本体之间的结上的反向偏压减低。这样，能够克服结的击穿电压降低。
近来，便携式信息装置的市场显著增加。多数便携式信息装置采用重量轻的电源，例如高能量密度的锂离子电池。然而，3V锂离子电池高于小型化MOS晶体管的击穿电压。因此，当锂离子电池用于包括小型化晶体管的电路时，必须使用电源电压转换器来减小电压。用于逻辑电路的CMOS电路工作期间所消耗的功率不仅与工作频率成比例，而且与电源电压的平方成比例。因此，降低电源电压将极大地降低芯片中的功耗。
长期使用便携式装置要求使用高能量密度的电池、具有高效率的电源电压转换器、并且使集成电路在低压下工作。如果减低的电源电压能用于消耗功率的微处理器和基带LSI中，能进一步节约功耗。
便携式信息装置除了逻辑电路外还需要存储器装置例如DRAM或SRAM。然而，与逻辑电路不同，没有积极努力减小存储器装置中的功耗。为了减少DRAM中的软错误，必须在DRAM的单元中保持足够数量的电荷。而且，必须防止SRAM中在低电源电压下的低速工作。
因此，目前只有能在约1.5V的电源电压下工作的元件投入实际使用。然而，因为逻辑电路能在比存储器装置的电源电压更小的电压下工作，能够提供各种电源电压的多电源用于包括存储器电路和逻辑电路的LST中。
图1表示便携式信息装置中使用的半导体集成电路604，其中片上存储器电路603和逻辑电路602集成在同一芯片上。其电源系统也在图1中示出。
电源系统包括锂离子二次电池600和电源电压转换器601。电源电压转换器601把锂电池600的输出电压3V转换成0.5V。把转换的电压供给逻辑电路602。因为片上存储器电路603通常需要1.5V-2.0V或更高的电源电压用于工作，从锂电池600把3V的电源电压供给存储器电路603。
在图1的电路布置中，如果供给逻辑电路的电源电压能从3V降低到约0.5V，工作期间的能耗理论上能急剧地减少95％。然而，如果仅简单地降低在3V-2V下工作的通用CMOS电路的电源电压，将降低CMOS电路的工作速度或工作停止。
为克服这些问题，必须与降低电源电压一起减低MOS晶体管的阈电压。为构造在0.5V低电源电压下工作的逻辑电路，例如应当使用具有约0.1-0.15V阈电压的MOSFET，该阈电压是传统MOSFET的阈电压的约1/3。
然而，对于该低的阈电压，如果确定MOSFET的亚阈特性的S因数是例如100mA/decade，MOSFET的截止时间期间的漏电流急剧地增加到100倍。因此，虽然通过降低电源电压简单地降低了工作期间的功率消耗，但空闲时间期间的功率消耗极大地增加。这意味着由于空闲时间功率消耗，装置的可用时间缩短。因此，如上所述的降低电源电压的手段不适用于便携式信息装置中使用的半导体集成电路。
图2表示为克服上述问题而改进的电路。在该电路中，最低电压0.5V通过电源电压转换器701提供给半导体集成电路705并且电源电压VD1(0.5V)提供给逻辑电路702。这就实现工作时间期间的低功率消耗。
而且，设置正电压发生器703和负电源电压发生器704来分别产生大于电源电压VD1的电压和小于地电位VSS的电压。
电压发生器703和704产生的电源电压分别提供给逻辑电路702的n-阱和p-阱，以降低正常工作时间期间逻辑电路702中MOSFET的阈电压的绝对值，从而提高工作速度。此外，在空闲时间期间增加逻辑电路702中的MOSFET的阈电压的绝对值，以减小截止时间期间的漏电流，从而降低功率消耗。
然而，当供给最低电源电压0.5V时，经常出现问题。例如，供给泵系统经常用于半导体集成电路中的正电压发生器703和负电压发生器704。然而，当电源电压低至0.5V时，供给泵系统没有足够的驱动能力来控制阱电位。为了提高当电源电压低至0.5V时供给泵系统的驱动能力，必须把驱动器MOSFET的尺寸增加到最大尺寸。结果，电压发生器703和704的布局区域大于传统电路。
而且，因为对于片上存储器电路，需要1.5V或更大的电源电压，因此需要另一个电源电压。此外，因为用于逻辑电路702的电源电压低至0.5V，可能降低门电路的噪声容限。在最坏的情况下，根据逻辑电路中MOSFET的阈电压，电路不能工作。
图3表示为克服截止时间期间的漏电流问题而设计的电路图。在半导体集成电路805中设置三种电源电压。二次电池800的3V电源电压(VDD)和地电位(VSS)提供给存储器电路804，存储器电路804集成在半导体集成电路805中。同时，从电源电压转换器801供给的电源电压VD1(0.5V)经过具有高阈电压的p-沟道MOSFET803连接到逻辑电路802的电源线VDDV。
在图3的电路中，因为供给逻辑电路802的电源在空闲时间期间断开，因此在空闲时间之前必须把逻辑电路802中的触发器数据存储在存储器电路804中。在逻辑电路802中的数据存储在存储器电路804中之后，在断开MOSFET803的空闲时间期间电源电压VDD提供给p-沟道MOSFET803的栅。因为漏电流由具有大的阈电压的p-沟道MOSFET803的截止特性确定，此时漏电流变得最小。
而且，因为逻辑电路802的电源电压是0.5V，门电路的噪声容限可能不足够。结果，依赖逻辑电路803中MOSFET的阈电压变化，电路可能不工作。而且，当提供最低电压0.5V时，由于开关晶体管803的接通电阻，电源电压显著降低。结果，电路容限进一步降低或电源效率降低。
将更具体地解释当电源电压下降到0.5V时逻辑门的电路容限降低的原因。图4表示在下面条件下使用p-沟道MOSFET的阈电压VthP和n-沟道MOSFET的阈电压VthN作为参数通过电路模拟得到的电路噪声容限的图：使用0.25μm工艺技术形成的具有4-输入“与非(NAND)”门和4-输入“或非(NOR)”门的电路在后面描述的最坏条件下工作。n-阱电位是0.45V并且p-阱电位是0.0V。设定除目标信号之外的输入信号，使门呈OFF状态。更具体地，电源电压作为输入信号提供给“与非”门并且地电位作为输入信号提供给“或非”门。MOSFET的温度设定在85℃，85℃是结温度的上限，并且电源电压是0.45V。假设电源电压不下降并且地电位不升高。
在提供噪声源信号“vn”作为“与非”门的输入信号并且提供噪声源信号“-vn”作为“或非”门的输入信号的最坏情况下确定噪声容限。从图4发现在VthP＝-VthN时得到最大的电路噪声容限。更具体地，因为在门限条件(即，VthP＝-0.10V，VthN＝0.10V)下噪声容限是约0.135V，这在电源电压是0.5V时是合适的，能在一定程度上保证LSI的工作。
然而，当n-沟道MOSFET的阈电压VthN向负侧移动约0.3V，即，VthP＝-0.10V，VthN＝-0.20V时，电路容限是20mV，这几乎与热噪声相同。而且，当阈电压VthN移动约0.2V，即，VthP＝-0.10V，VthN＝-0.10V时，电路噪声容限是54mV。实际上，不仅温度条件和电源电压改变，而且，电源电压降低并且地电位升高。在最坏情况的条件下噪声容限减少约50mV。因此，即使阈电压改变仅约0.2V，似乎在LSI中难以执行电路的正常工作。
如上所述，甚至在具有足够电路容限的互补MOS电路中，在电源电压约0.5V时电路容限有时变成几乎为零。该现象的出现是因为装置的阈电压随制造工艺而改变。
当VthP＝-0.10V并且VthN＝0.10V时转移延迟时间是260ps/级(stage)。当VthN＝-0.20V并且VthP＝-0.10V时转移延迟时间变得快达200ps。相反地，当VthN＝0.30V并且VthP＝-0.10V时转移延迟时间退化到947ps。这样，因为噪声容限是72mV，功能上似乎能执行操作。然而，因为门速度下降到1/5，难以把该类电路投入实际使用。
因为能在0.5V下工作的逻辑电路几乎没有制造工艺变化的容差，但其空闲时间的低功率消耗是有利的，在工作时间期间由足够的电路容限运行。为控制电路容限和转移延迟时间在预定范围内，必须形成加工技术。更具体地，必须控制MOSFET的阈电压，使其变化不超过±0.05V。然而，该方法不可避免地增加半导体集成电路的成本。
在用于便携式装置的半导体集成电路中，在满足工作期间的速度要求的同时，工作时间和空闲时间期间的低功率消耗是必须的。为实现空闲时间期间的低功率消耗，例如已知下面两种方法。通过在芯片上产生电压来控制阱电位是实现空闲时间期间低功率消耗的一个方法，该电压值不小于电源电压并且不大于半导体集成电路中逻辑电路的地电位。使用截止特性好的FET形成电源开关是第二个方法。这些方法在实现空闲时间期间的低功率消耗方面是有效的。然而，如果为了实现工作时间期间的低功率消耗而使用约0.5V的电源电压，会存在下面问题：
1)由于有电压发生器而需要更大的布局区域；
2)如果由电源开关FET降低电源电压，那么电路稳定性降低；以及
3)如果形成0.5V逻辑电路的制造工艺条件改变，电路噪声容限减小。
具体地，在0.5V电源电压下工作的逻辑电路中门的电路噪声容限最低。因此，当由于制造工艺条件改变而改变装置参数时，功能操作容限较小。结果，对于功能实验中的半导体集成电路不能保证足够的生产率。
当保证生产率到一定水平时，如果装置参数改变，将改变工作速度。即使能保证功能操作，满足速度要求的芯片的生产率下降。
如上所述，在用于便携式装置的半导体集成电路中，因为装置参数的容差范围较窄，必须严格控制元件特性并且添加工艺步骤。结果，成本不可避免地增加。而且，与普通产品相比，该半导体集成电路的生产率低。因此，半导体集成电路的成本进一步增加。
发明内容
与本发明相一致的半导体集成电路基本上克服上述相关技术中的一个或多个缺陷。
按照本发明，提供一种半导体集成电路，包括：
半导体衬底，它具有第一导电类型的第一阱、第一导电类型的第二阱、第二导电类型的第一阱和第二导电类型的第二阱；
第一、第二、第三和第四电源线，输出电压V1、V2、V3和V4的第一、第二、第三和第四电源分别连接到电源线，其中V1＞V2＞V3＞V4；
互补金属绝缘体半导体逻辑电路，其中互补金属绝缘体半导体逻辑电路的电源端连接到第二电源线和第三电源线，互补金属绝缘体半导体逻辑电路包括：形成在第一导电类型的第一阱中的第二导电沟道型金属绝缘体半导体场效应晶体管；和形成在第二导电类型的第一阱中的第一导电沟道型金属绝缘体半导体场效应晶体管；
逻辑阈电压发生器，用于产生与互补金属绝缘体半导体逻辑电路的逻辑阈电压相对应的电压，具有形成在第一导电类型的第二阱中的第一电路元件和形成在第二导电类型的第二阱中的第二电路元件；
用于供给第一电压V的第一电压供给电路，第一电压V满足V2＞V＞V3；
第一差动放大电路，其中逻辑阈电压发生器的输出电压输入到放大电路的正输入端，以及第一电压V输入到放大电路的负输入端；以及
用于供给第二电压Vx的第二电压供给电路，
其中差动放大电路的输出端连接到第一导电类型的第一和第二阱；并且
第二电压Vx供给第二导电类型的第一和第二阱。
附图说明
构成说明书的一部分并且包含在其中的附图示意表示本发明的优选实施例，并且与上面给出的一般描述和下面给出的优选实施例的详细描述一起用来说明本发明的原理，其中：
图1是表示传统低功率消耗半导体集成电路的方框图；
图2是表示另一传统低功率消耗半导体集成电路的方框图；
图3是表示又一传统低功率消耗半导体集成电路的方框图；
图4是表示在0.5V下工作的CMOS电路的电路噪声容限的图，噪声容限是使用P沟道MOSFET的阈电压VthP和N沟道MOSFET的阈电压VthN作为参数通过模拟而得到的；
图5是表示根据本发明的第一实施例的半导体集成电路的方框图；
图6是在第一实施例中使用的CMOS逻辑阈电压发生器；
图7是根据本发明的第二实施例的半导体集成电路；
图8是在第二实施例中使用的、用于把电压提供给第二阱的电压供给电路；
图9是在第二实施例中使用的、用于把电压提供给第二阱的另一电压供给电路；
图10是在第一、第二实施例中使用的、用于把电压提供给第一阱的电压供给电路；
图11是表示在第一、第二实施例中逻辑电路中的逻辑阈电压与工艺的关系图；
图12是在第一、第二实施例中使用的、用于把电压提供给第二阱的电压供给电路；
图13是在第一、第二实施例中使用的、用于把电压提供给第二阱的另一电压供给电路；
图14是根据测量值和计算值，表示输入电压和图13所示电压供给电路中n沟道MOSFET的阈电压之间的关系；以及
图15表示与图6的电路结构对应的、其上具有MOSFET和在衬底上示出的示意互连的半导体衬底横截面图。
具体实施方式
按照本发明的实施例提供一种半导体集成电路，它具有在约0.5V小电源电压下工作的逻辑电路，其中，即使电路特性随制造工艺条件的变化而改变，逻辑电路的电路噪声容限也能设定在较大值。
按照本发明的实施例提供一种半导体集成电路，其中在工作时间期间能保证满意的工作速度并且能降低在空闲时间期间的功率消耗。
按照本发明的实施例包括与半导体集成电路相连接的、电压电平不同的四个电源。具有第二最高和第三最高电压的电源供给逻辑电路。在逻辑电路中CMOS(MIS)逻辑电路的CMOS逻辑阈电压发生器的输出端连接到差动放大器的正输入端。从电压供给电路提供的电压输入到差动放大器的负输入端。差动放大器的输出端连接到逻辑电路中第一导电类型阱。另一电压Vx供给在相同的逻辑电路中导电类型与第一导电类型相反的第二导电类型阱。借此结构，能够通过差动放大器适当地设定CMOS(MIS)逻辑电路的逻辑阈电压，而与MISFET的阈电压无关。结果，电路的工作容限能设定在最大值。
而且，在按照本发明的实施例中，因为电压Vx供给第二导电类型阱，能任意设定第二导电类型的阱电位，而与第一导电类型阱电位无关。结果，降低空闲时间期间的漏电流，而在工作时间期间能进行高速工作。
而且，在按照本发明的实施例中，能分别使用V2和V3电源电压、通过相互连接p-沟道MISFET和n-沟道MISFET的栅和漏由少量元件简单形成CMOS逻辑阈电压发生器。而且，V1和V4用作差动放大器的电源电压并且差动放大器的阱与第一导电类型阱和第二导电类型阱电绝缘。因而，差动放大器的工作范围能充分扩展。
现在，将参照附图说明本发明的实施例。
(第一实施例)
图5表示根据本发明第一实施例的半导体集成电路111。半导体集成电路111由四个电源100、101、102和103(包括地电位或参比电位)运行，四个电源100、101、102和103分别提供电压V1、V2、V3和V4给半导体集成电路111，这里V1＞V2＞V3＞V4。
半导体集成电路111包括逻辑电路104、CMOS逻辑阈电压发生器105、第一电压供给电路106和差动放大电路107。逻辑电路104包括CMOS逻辑电路并且分别由电源101和102的电压V2和V3运行。CMOS逻辑阈电压发生器105产生逻辑电路104中CMOS逻辑电路的阈电压。至于CMOS逻辑阈电压发生器105的电源电压，以与逻辑电路104中相同的方式供给V2和V3。
CMOS逻辑阈电压发生器105的输出供给差动放大电路107的正输入端并且从电压供给电路106输出的电压V供给差动放大电路107的负输入端，这里V2＞V＞V3。差动放大器107的输出分别供给逻辑电路104和CMOS逻辑阈电压发生器电路105中的第一导电类型阱(阱1)108a和108b。
在半导体集成电路111中，放大器109(第二电压供给电路)分别设定逻辑电路104和CMOS逻辑阈电压发生器105中第二导电类型阱(阱2)110a和110b的电位。放大器109执行可变电压电源112的阻抗变换并且输出电压Vx，电源112能输出任意电压。
差动放大电路107和放大器109的电源电压不限于V1、V2、V3和V4。能使用任何电源电压。
通过降低工作期间的电压值就能降低功率消耗，假设：(1)V1和V3是差动放大器107的电源电压，放大器107控制第一阱108a和108b的电位；(2)V2和V4是放大器109的电源电压，放大器109控制第二阱110a和110b的电位；以及(3)V1和V4用作设置在半导体集成电路111中的存储器电路的电源电压。
根据第一实施例，由于经过差动放大器107的负反馈控制，逻辑电路104中的电路阈电压变成几乎等于电位V，电位V是电压供给电路106的电位。如果电压V设定在电压V2和电压V3之间的中间值，即(V2+V3)/2，则电路的噪声容限最大。此外，通过放大器109把来自可变电压电源112的电压放大成Vx，然后提供已放大的电压Vx，就能任意设定第二导电类型阱110的电位。
如果第一导电类型阱108a和108b是n-阱并且第二导电类型阱110a和110b是p-阱，并且如果在空闲时间期间阱110a和110b的电位Vx设定成低于V3，逻辑电路104中的n-沟道MOSFET的阈电压就能向正侧移动。结果，漏电流被抑制。相反地，如果在工作时间期间电压Vx设定成高于V3，阈电压向负侧移动。结果，能提高电路的工作速度。因为第一阱108和第二阱110被独立地控制在任一状态，逻辑电路的电路容限最大。
图6表示根据第一实施例，CMOS逻辑阈电压发生器105的具体实施例。CMOS逻辑阈电压发生器105是倒相器，倒相器包括经过MOSFET200和201的源分别连接到V2和V3的p-沟道MOSFET200和n-沟道MOSFET201。通过相互连接CMOS逻辑阈电压发生器105的输入和输出得到逻辑电路104的逻辑阈电压。P-沟道MOSFET200形成在第一阱108b中并且n-沟道MOSFET201形成在第二阱110b中。
以与逻辑电路104中同样的方式布置逻辑阈电压发生器105中的MOSFET的阱。更具体地，第一阱108b连接到差动放大器107的输出端并且第二阱110b连接到放大器109的输出端。
图15是半导体衬底210的横截面图，图6的CMOS逻辑阈电压发生器形成在衬底210上。在半导体衬底种，p-沟道MOSFET200形成在n-阱108b中。n-沟道MOSFET201形成在p-阱110b中，p-阱110b形成在另一个n-阱211内。在半导体衬底210上，示意示出图6的互连。MOSFET200的源214连接到V2电源线，以及栅215和漏216连接到输出端OUT。MOSFET201的漏217和栅218连接到输出端OUT，并且源219连接到V3电源线。
图6示出的CMOS倒相电路的输出“OUT”保持在稳定点，该稳定点由电路阈电压确定。CMOS倒相电路的电路阈电压由p-沟道MOSFET的阈电压和n-沟道MOSFET的阈电压之间的关系确定。每个MOSFET的阈电压随阱电位而变化。如果CMOS逻辑阈电压发生器105中MOSFET的阱电位设定成逻辑电路104中的阱电位，OUT值变成指示逻辑电路104的精确电路阈电压。
注意CMOS逻辑阈电压发生器105可以布置在逻辑电路104中。更具体地，CMOS逻辑阈电压发生器105的p阱110b和n阱108b分别与逻辑电路104的p阱110a和n阱108a相同，或可以是相互电绝缘的单个阱。然而，差动放大电路107与逻辑电路104和CMOS逻辑阈电压发生器105电学上无关。因此，其中形成差动放大电路107的电路元件的阱必须与n-阱108a、108b和p-阱110a、110b电绝缘。
(第二实施例)
图7表示根据本发明第二实施例的半导体集成电路311。半导体集成电路311由四个电源300、301、302和303(包括地电位或参比电位)供电，四个电源100、101、102和103分别提供电压V1、V2、V3和V4给半导体集成电路111，这里V1＞V2＞V3＞V4。从电源301和302分别提供V2和V3给逻辑电路304，逻辑电路304包括CMOS逻辑电路。在半导体集成电路311中设置有差动放大电路307。由电压供给电路306把电压V输入差动放大电路307，这里V2＞V＞V3。差动放大器307的输出分别供给逻辑电路304和CMOS逻辑阈电压发生器305中的第一导电类型阱308a和308b。CMOS逻辑阈电压发生器305产生与逻辑电路304的CMOS逻辑电路的阈电压相对应的电压。差动放大电路307采用V1和V4作为电源电压。而且，放大器309的输出Vx分别供给逻辑电路304和CMOS逻辑阈电压发生器305中的第二导电类型阱310a和310b。
在第二实施例中，除了V1和V4用作差动放大器307的电源电压外，以与图5所示的第一实施例相同的方式布置电路。通过使用V1和V4作为电源电压，能急剧地增大供给第一阱308的电位范围。例如，如果第一阱308a和308b是n-阱，n-阱308a和308b的电位由差动放大器307的输出电压确定，范围从V1到V2-φB(这里φB是p-沟道MOSFET的n-阱和源p区之间的内建电位)。因此，能在宽范围上控制该电位。
图8是提供电压Vx给第二阱的放大器309的具体实施例。来自可变电压电源312的输入电压Vinput在正输入端供给差动放大器400。反馈电位是经过电阻器401返回的差动放大器400的输出Vx，它在负输入端提供给差动放大器400。Vx由此形成并供给第二阱310。借此结构，通过改变电源312的输出电压，就能产生适合于工作状态和空闲状态的电位。注意任何电源电压能用于差动放大器400。
图9所示的放大器309基本上与图8所示的相同。放大器309包括差动放大器500、电阻器501和502、以及可变电压电源312。V1和V4用作差动放大器500的电源电压。
根据图9所示的电路，能够增大差动放大器500的工作范围。例如，如果与差动放大器500的输出端相连接的第二阱310a和310b是p-阱，阱310的电位由差动放大器500的输出电压确定，范围从V4到V3+φB(这里φB是n-沟道MOSFET的p-阱和源n-区之间的内建电位)。因此，能在宽范围上控制该电位。
然后，如果逻辑电路中第二阱的电位设定在V4到V3+φB的范围内，并且第一阱的电位设定在V2-φB到V1的范围内，第一阱和第二阱均能控制在宽范围内。
现在，将参照图5讨论根据本发明的半导体集成电路的例子。在本实施例中，将讨论通过0.25μmCMOS工艺制造的半导体集成电路。V1、V2、V3和V4的电源电压分别设定在3V、1.75V、1.25V和0V。假设第一阱是n-阱并且第二阱是p-阱。图6的电路布置成逻辑电路104内的CMOS逻辑阈电压发生器105。此时p-沟道MOSFET和n-沟道MOSFET的栅宽度分别是2μm和1μm，它们与逻辑电路104中倒相器的栅宽度相同。V2和V3用作逻辑阈电压发生器105的电源电压。在电压供给电路106中串联连接的两个2kΩ电阻器分配电源电压V1和V4提供的电压。因此，从电压供给电路106供给1.5V电压。而且，图10所示的电路用作差动放大器107，用于提供电位给第一阱108a和108b(n阱)。
在图10中，第一级包括具有n-沟道MOSFET1008和1010的差动放大器，n-沟道MOSFET1008和1010每个具有4μm的栅宽度。差动输出由p-沟道MOSFET1007和1009的电流镜象电路转换成单相输出，p-沟道MOSFET1007和1009每个具有15μm的栅宽度。通过具有栅宽度120μm的p-沟道MOSFET1012输出单相输出，并将其作为第二级放大器电路。在差动放大器中，为了执行相补偿，通过1.0pF电容器1015和提供固定电压给MOSFET1013的栅产生的电阻器，第二级放大器电路的输出反馈到栅宽度120μm的p-沟道MOSFET1012的输入。
而且，提供电位给第二阱110a和110b(p阱)的电路布置成图9所示。图9的反馈电阻器501和输入电阻器502每个是100Ω。而且，差动放大器500是图10所示的电路。由可变电压电源312提供输入电压Vinput。
在把电位提供给逻辑电路104中的阱108a和110a的差动放大器107(500)中，构成差动放大器107的元件的n阱连接到V1并且p阱连接到V4。而且，为了增大输出电压范围，V1和V4用作电源电压。通过该连接，即使执行负反馈控制，也不改变放大器的特性。同时，通过使用电池电源作为V1和V4而使放大器的输出稳定。这是因为，基于说明书，V2和V3可以是电源转换器的输出，代替电池输出，结果，叠加如脉动这样的交流噪声。
以上述方式布置电路并检测电路特性。将在下面说明结果。图11是表示通过从0到1.8V改变给差动放大器500的输入Vinput而改变给p阱的电位时，监控逻辑电路的逻辑阈电压Vout而得到的结果的图。当阱电位等于源电位(即，Vsub＝0)时示出三个MOSFET阈值。它们是：1)VthN＝0.15V和VthP＝-0.15V；2)VthN＝-0.05V和VthP＝0.05V；和3)VthN＝-0.05V和VthP＝0.15V。作为参考，也示出了n-阱的电位Vnb和p-阱的电位Vpb。在本实施例中，当Vsub＝0V时，n-沟道MOSFET的阈电压改变0.2V以及p-沟道MOSFET的阈电压改变0.2V。然而，电路阈电压落在从1.55V到1.48V的约70mV的范围内。由此显示根据本发明极大地增加电路容限。
而且，通过改变电压Vinput，p-阱的电位Vpb能从0V-约1.8V大范围的变化。通过此方式大范围地改变电压Vinput，能从空闲模式到高速工作模式始终执行操作。
接着，将说明图12所示的电路用作把电位提供给第二阱110的电压供给电路(第二电压供给电路)109和309的情况。在这种情况下，p阱用作第二阱110。第二电压供给电路包括：参考电路1201，具有两级级联的D触发器，用以控制速度；测试电路1202，具有布置在两级D触发器之间的偶数个倒相器；“异或”电路1203；使用差动放大器1206的积分电路1204；以及包括分压电阻器的参考电压产生电路1205。积分电路的输出端连接到包括触发器的电路1202的第二阱和逻辑电路104的第二阱110。
测试电路1202是图5所示逻辑电路104的复制品并且具有与逻辑电路104中的延迟时间相等的延迟时间。实际上要控制的、逻辑电路104的第二阱110的电位通过监控测试电路1202的工作速度就能控制。
此时，电位提供给电路1202的第二阱，从而在高至极高频率下工作。而且，V2和V3用作参考电路1201、测试电路1202和“异或”(EXOR)电路1203的电源电压。V1和V4用作差动电路1206和参考电压产生电路1205的电源电压。而且，积分电路的时间常数是从几百微秒到几毫秒数量级的值，与第一阱的控制电路相比是足够大的值。
这样，电路1201在高至极高频率下工作。另一方面，因为逻辑电路的转移延迟时间慢，当测试电路1202不能以预定时钟频率传送数据时，“异或”电路1203输出“0”。结果，积分电路1204的输出增加并且测试电路1202中的n-沟道MOSFET的阈电压向负方向移动。因此，逻辑门的速度增加而阈电压向负方向移动，直到测试电路1202的输出最终与参考电路1201相匹配。同时，逻辑电路104中FET的阈电压向负方向移动。结果，逻辑门的工作速度提高。
当测试电路1202的输出与参考电路1201相匹配时，“异或”电路1203的输出变成“1”。积分电路1204的最终输出电位降低。由于逻辑门的速度也下降的结果，n-沟道MOSFET的阈电压降低。
如果重复上述控制操作，逻辑电路中倒相器的转移延迟时间Tpd满足：
1/fclk＝N·Tpd+Tsetup+Thold
这里fclk是时钟频率，N是测试电路的倒相器的阶跃数目，Tsetup是触发器的建立时间，以及Thold是触发器的保持时间。在上述实施例中，p-阱用作第二阱。然而，如果改变差动放大器的输入的连接。也可以使用n-阱。
最后，将说明把图13的电路用作提供电位给第二阱110的电压供给电路(第二电压供给电路)109和309的情况。在图13中，电路包括栅宽度为0.4微米的p-沟道MOSFET 1301，栅宽度为1微米的p-沟道MOSFET 1302，n-沟道MOSFET 1303和1304，以及差动放大器1305。P-沟道MOSFET的阱电位为V2，从差动放大器1305供给n-沟道MOSFET的阱电位。
在图13中，施加电压Vinput时的n-沟道MOSFET1304的饱和电流与把V2-V3提供给栅的n-沟道MOSFET1303的饱和电流之比是约4∶1。通常，因为MOSFET的饱和电流是K(Vgs-Vth)2(这里Vgs是栅和源之间的电压；Vth是阈电压，K是K系数)，当V2＝1.75V，并且V3＝1.25V时，VthN能近似成Vinput-0.25。如果改变Vinput的值，能得到满足上述等式的VthN。实际构成根据本实施例的电路并评估。评估结果在图14中示出。
VthN是用于监控的逻辑电路中安装的FET的阈电压。当每1μm栅宽度的电流是0.1μA时，VthN是栅/源电压。VthN＝Vinput-0.25的线也在图14中示出，作为参考。从该图清楚可见，通过使用该实施例的电路能很精确地控制n-沟道MOSFET的阈电压。而且，如果在该电路中固定Vinput，截止电流能设定在几乎恒定值，而与制造工艺确定的阈电压无关。
图5-7示出的电路布置均是一个例子。例如，可以提供如下所述的各种改型布置：
1)通过使用电源电压转换器能由V1和V4形成外部电源电压V2和V3；
2)电源电压转换器能布置在半导体集成电路内；
3)通过使用电阻器分配V2-V3，能由V2和V3得到电压供给电路的期望电压V；
4)能使用比“与非”门或“或非”门更复杂布置的逻辑门作为CMOS逻辑阈电压发生器；
5)能使用p-阱作为第一导电类型阱并且能使用n-阱作为第二导电类型阱；
6)当差动放大器的输出端连接到p-阱时，V2和V4能用作差动放大器的电源电压，当差动放大器的输出端连接到n-阱时，V1和V3能用作差动放大器的电源电压。
在上述实施例中使用MOSFET。然而，根据本发明可以使用MISFET(金属-绝缘体-半导体场效应晶体管)，MISFET中使用各种栅绝缘膜而不限于氧化硅膜。
如上所述，按照本发明的实施例，在具有逻辑电路的半导体集成电路中，逻辑电路具有约0.5V的最低电压值，能够补偿第一导电沟道类型MOSFET的阈电压，其随装置的制造工艺条件而改变。能控制第一导电沟道类型MOSFET的阱电位，以便在逻辑电路中以最大工作容限工作。而且，能够控制第二导电沟道类型MOSFET的阈电压，以便对于空闲时间期间的功率消耗和工作期间的速度满足理想规格。因此，能够以高生产率得到用于便携式电子装置的半导体集成电路。
本领域技术人员容易想到附加效果和改型。因此，更宽方面的本发明不限于在此示出和描述的具体细节和示意实施例。因此，在不脱离附加权利要求和它们的等同物限定的本发明通用概念的精神或范围的情况下，能作出各种改型。

Claims (16)

1.一种半导体集成电路，包括：
半导体衬底，它具有第一导电类型的第一阱、第一导电类型的第二阱、第二导电类型的第一阱和第二导电类型的第二阱；
第一、第二、第三和第四电源线，输出电压V1、V2、V3和V4的第一、第二、第三和第四电源分别连接到电源线，其中V1＞V2＞V3＞V4；
互补金属绝缘体半导体逻辑电路，其中互补金属绝缘体半导体逻辑电路的电源端连接到第二电源线和第三电源线，互补金属绝缘体半导体逻辑电路包括：形成在第一导电类型的第一阱中的第二导电沟道型金属绝缘体半导体场效应晶体管；和形成在第二导电类型的第一阱中的第一导电沟道型金属绝缘体半导体场效应晶体管；
逻辑阈电压发生器，用于产生与互补金属绝缘体半导体逻辑电路的逻辑阈电压相对应的电压，具有形成在第一导电类型的第二阱中的第一电路元件和形成在第二导电类型的第二阱中的第二电路元件；
用于供给第一电压V的第一电压供给电路，第一电压V满足V2＞V＞V3；
第一差动放大电路，其中逻辑阈电压发生器的输出电压输入到放大电路的正输入端，以及第一电压V输入到放大电路的负输入端；以及
用于供给第二电压Vx的第二电压供给电路，
其中差动放大电路的输出端连接到第一导电类型的第一和第二阱；并且
第二电压Vx供给第二导电类型的第一和第二阱。
2.根据权利要求1的半导体集成电路，其中逻辑阈电压发生器包括：具有第一源、第一漏和第一栅的第一导电沟道型金属绝缘体半导体场效应晶体管和具有第二源、第二漏和第二栅的第二导电沟道型金属绝缘体半导体场效应晶体管，其中第二源连接到第二电源线，第一源连接到第三电源线，并且其中第一、第二栅和第一、第二漏相互连接。
3.根据权利要求1的半导体集成电路，其中第一差动放大电路的电源端连接到第一电源线和第四电源线，其中第一差动放大电路的元件形成在第一导电类型的第三阱和第二导电类型的第三阱中，其中第一导电类型的第三阱与第一导电类型的第一、第二阱电绝缘，并且其中第二导电类型的第三阱与第二导电类型的第一、第二阱电绝缘。
4.根据权利要求3的半导体集成电路，其中第一导电类型的第三阱连接到第二电源线并且第二导电类型的第三阱连接到第三电源线
5.根据权利要求1的半导体集成电路，其中从第一电压供给电路输出的第一电压V等于(V2+V3)/2。
6.根据权利要求1的半导体集成电路，其中第一导电类型是n-型并且第二导电类型是p-型，第二电压供给电路的输出电压Vx在空闲时间期间设定在低于V3的值以及在工作时间期间设定在高于V3的值。
7.根据权利要求1的半导体集成电路，其中，当第一导电类型是n-型并且第二导电类型是p-型时，逻辑电路中第二阱的电位设定成从V4到V3+ψB范围的值以及第一阱的电位设定成从V2-ψB到V1范围的值，其中ψB是在第一或第二阱与相应的源之间的内建电位。
8.根据权利要求1的半导体集成电路，其中，当第一导电类型是n-型并且第二导电类型是p-型时，其中第一差动放大电路的电源端连接到第一电源线和第三电源线，并且第二电压供给电路的电源端第二电源线和第四电源线。
9.根据权利要求1的半导体集成电路，其中，第一导电类型是n-型并且第二导电类型是p-型，第一差动放大电路包括：
第一电源端，用于接收比参考电压高的电压；
第二电源端，用于接收参考电压；
具有第一源、第一漏和第一栅的p-沟道型第一金属绝缘体半导体场效应晶体管，其中第一源连接到第一电源端并且第一栅连接到第一漏；
具有第二源、第二漏和第二栅的n-沟道型第二金属绝缘体半导体场效应晶体管，其中第二漏连接到第一漏，第二栅连接到第二漏；
具有第三源、第三漏和第三栅的n-沟道型第三金属绝缘体半导体场效应晶体管，其中第三漏连接到第二源，第三栅连接到第三漏，以及第三源连接到第二电源端；
具有第四源、第四漏和第四栅的p-沟道型第四金属绝缘体半导体场效应晶体管，其中第四源连接到第一电源端并且第四栅连接到第四漏；
具有第五源、第五漏和第五栅的p-沟道型第五金属绝缘体半导体场效应晶体管，其中第五源连接到第四漏，第五栅连接到第五漏；
具有第六源、第六漏和第六栅的n-沟道型第六金属绝缘体半导体场效应晶体管，其中第六漏连接到第五漏，第六栅连接到第三栅，以及第六源连接到第二电源端；
具有第七源、第七漏和第七栅的p-沟道型第七金属绝缘体半导体场效应晶体管，其中第七源连接到第一电源端，并且第七栅连接到第七漏；
具有第八源、第八漏和第八栅的n-沟道型第八金属绝缘体半导体场效应晶体管，其中第八漏连接到第七漏；
连接到第八栅的第一输入端；
具有第九源、第九漏和第九栅的p-沟道型第九金属绝缘体半导体场效应晶体管，其中第九源连接到第一电源端，并且第九栅连接到第七栅；
具有第十源、第十漏和第十栅的n-沟道型第十金属绝缘体半导体场效应晶体管，其中第十漏连接到第九漏，第十源连接到第八源；
连接到第十栅的第二输入端；
具有第十一源、第十一漏和第十一栅的n-沟道型第十一金属绝缘体半导体场效应晶体管，其中第十一漏连接到第十源，第十一栅连接到第三栅，以及第十一源连接到第二电源端；
具有第十二源、第十二漏和第十二栅的p-沟道型第十二金属绝缘体半导体场效应晶体管，其中第十二源连接到第一电源端，并且第十二栅连接到第九漏；
连接到第十二漏的输出端；
具有第十三源、第十三漏和第十三栅的n-沟道型第十三金属绝缘体半导体场效应晶体管，其中第十三漏连接到第九漏；
一端连接到第十三源的电容器；以及
具有第十四源、第十四漏和第十四栅的n-沟道型第十四金属绝缘体半导体场效应晶体管，其中第十四漏连接到电容器的另一端，第十四栅连接到第三栅，以及第十四源连接到第二电源端。
10.根据权利要求1的半导体集成电路，其中，第一导电类型是n-型并且第二导电类型是p-型，以及第二电压供给电路包括：
包括串联连接的第一和第二D型触发器的参考电路，第一数据输入端连接到第一D型触发器的输入端，以及第一内部输出端连接到第二D型触发器的输出端；
包括第三和第四D型触发器的测试电路，偶数个串联的倒相器插入在第三和第四D型触发器之间，第二数据输入端连接到第三D型触发器的输入端，以及第二内部输出端连接到第四D型触发器的输出端；
具有第一、第二内部输入端和第三内部输出端的异或逻辑电路，其中第一内部输入端连接到参考电路的第一内部输出端，以及第二内部输入端连接到测试电路的第二内部输出端；
具有第三、第四内部输入端和外部输出端的积分电路，积分电路包括：正输入端连接到第四内部输入端的第二差动放大器，连接在外部输出端和第二差动放大器的负输入端之间的电容器，以及连接在负输入端和第三内部输入端之间的电阻器，其中第三内部输入端连接到异或逻辑电路的第三内部输出端；以及
具有第一、第二电源端和参考电压输出端的参考电压产生电路，其中参考电压输出端连接到第四内部输入端，
其中外部输出端连接到p-型阱，包括在测试电路中的n-沟道型MOSFET形成在p-型阱中。
11.根据权利要求10的半导体集成电路，其中测试电路具有与互补金属绝缘体半导体逻辑电路相同的延迟时间。
12.根据权利要求10的半导体集成电路，其中参考电路、测试电路和异或逻辑电路的电源电压是V2和V3，以及第二差动放大电路和参考电压产生电路的电源电压是V1和V4。
13.根据权利要求10的半导体集成电路，其中参考电压产生电路输出被第一和第二电源端之间串联连接的两个电阻器分配的电压作为参考电压。
14.根据权利要求10的半导体集成电路，其中积分电路的时间常数大于第一差动放大电路的时间常数。
15.根据权利要求1的半导体集成电路，其中第一导电类型是n-型并且第二导电类型是p-型，第二电压供给电路包括：
用于提供电压V2和电压V3之间的电压差值的第五电源线；
其上施加任意电压的输入端；
具有第一源、第一漏和第一栅的p-型第一金属绝缘体半导体场效应晶体管，其中第一源连接到第二电源线，第一栅连接到第三电源线，以及第一金属绝缘体半导体场效应晶体管形成在其中的第三阱连接到第二电源线；
具有第二源、第二漏和第二栅的n-型第二金属绝缘体半导体场效应晶体管，其中第二漏连接到第一漏，第二栅连接到第五电源线，以及第二源连接到第三电源线；
具有第三源、第三漏和第三栅的p-型第三金属绝缘体半导体场效应晶体管，其中第三源连接到第二电源线，第一栅连接到第三电源线，以及第三金属绝缘体半导体场效应晶体管将形成在其中的第四阱连接到第二电源线；
具有第四源、第四漏和第四栅的n-型第四金属绝缘体半导体场效应晶体管，其中第四漏连接到第三漏，第四栅连接到输入端，以及第四源连接到第三电源线；
从第一电源线和第四电源线供电的第二差动放大电路，具有与第三漏连接的正输入端，与第一漏连接的负输入端，以及与其中分别形成第二金属绝缘体半导体场效应晶体管和第四金属绝缘体半导体场效应晶体管的第五、第六阱相连接的输出端；以及
用于供给第二电压Vx、与输出端连接的第二电压供给端。
16.根据权利要求15的半导体集成电路，其中第二金属绝缘体半导体场效应晶体管的饱和电流约是第四金属绝缘体半导体场效应晶体管的饱和电流的4倍。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10128238C1 (de) * 2001-06-11 2002-11-28 Infineon Technologies Ag Verfahren zum Verknüpfen von logikbasierten Schaltungseinheiten und speicherbasierten Schaltungseinheiten und Schaltungsanordnung
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP3891063B2 (ja) * 2001-07-18 2007-03-07 セイコーエプソン株式会社 半導体集積回路装置及びその製造方法
US7315178B1 (en) * 2002-04-16 2008-01-01 Transmeta Corporation System and method for measuring negative bias thermal instability with a ring oscillator
US6956281B2 (en) * 2002-08-21 2005-10-18 Freescale Semiconductor, Inc. Semiconductor device for reducing photovolatic current
US7205684B2 (en) * 2002-11-18 2007-04-17 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for designing the same
WO2004109531A2 (en) * 2003-06-10 2004-12-16 Koninklijke Philips Electronics N.V. Real-time adaptive control for best ic performance
US7054571B2 (en) * 2004-01-14 2006-05-30 Lexmark International, Inc. Method of driving a fuser roll in an electrophotographic printer
US7262662B2 (en) 2004-04-19 2007-08-28 Asahi Kasei Microsystems Co., Ltd. Operational amplifier
US7304503B2 (en) 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7635992B1 (en) 2004-06-08 2009-12-22 Robert Paul Masleid Configurable tapered delay chain with multiple sizes of delay elements
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7173455B2 (en) 2004-06-08 2007-02-06 Transmeta Corporation Repeater circuit having different operating and reset voltage ranges, and methods thereof
US7336103B1 (en) * 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
JP4835856B2 (ja) * 2005-01-06 2011-12-14 日本電気株式会社 半導体集積回路装置
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7663408B2 (en) * 2005-06-30 2010-02-16 Robert Paul Masleid Scannable dynamic circuit latch
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
US8063655B2 (en) * 2005-07-19 2011-11-22 Cypress Semiconductor Corporation Method and circuit for reducing degradation in a regulated circuit
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7642866B1 (en) 2005-12-30 2010-01-05 Robert Masleid Circuits, systems and methods relating to a dynamic dual domino ring oscillator
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US8284823B2 (en) * 2006-01-03 2012-10-09 Nxp B.V. Serial data communication system and method
US7465970B2 (en) * 2006-05-10 2008-12-16 Faraday Technology Corp. Common pass gate layout of a D flip flop
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
US7495466B1 (en) * 2006-06-30 2009-02-24 Transmeta Corporation Triple latch flip flop system and method
US8020018B2 (en) * 2006-09-28 2011-09-13 Infineon Technologies Ag Circuit arrangement and method of operating a circuit arrangement
US7408830B2 (en) * 2006-11-07 2008-08-05 Taiwan Semiconductor Manufacturing Co. Dynamic power supplies for semiconductor devices
EP2023487B1 (en) 2007-07-27 2010-09-15 Fujitsu Semiconductor Limited Switching circuitry
JP5104383B2 (ja) * 2008-02-20 2012-12-19 富士通株式会社 電子回路装置
US7791403B2 (en) * 2008-09-08 2010-09-07 International Business Machines Corporation Transitioning digital integrated circuit from standby mode to active mode via backgate charge transfer
EP2278714B1 (en) 2009-07-02 2015-09-16 Nxp B.V. Power stage
JP5529450B2 (ja) * 2009-07-15 2014-06-25 スパンション エルエルシー ボディバイアス制御回路及びボディバイアス制御方法
JP5531848B2 (ja) * 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
US8867592B2 (en) 2012-05-09 2014-10-21 Nxp B.V. Capacitive isolated voltage domains
US9007141B2 (en) 2012-05-23 2015-04-14 Nxp B.V. Interface for communication between voltage domains
US8680690B1 (en) 2012-12-07 2014-03-25 Nxp B.V. Bond wire arrangement for efficient signal transmission
FR3003996B1 (fr) * 2013-03-28 2015-04-24 Commissariat Energie Atomique Procede de commande d'un circuit integre
US9467060B2 (en) 2013-04-03 2016-10-11 Nxp B.V. Capacitive level shifter devices, methods and systems
US8896377B1 (en) 2013-05-29 2014-11-25 Nxp B.V. Apparatus for common mode suppression
US9705481B1 (en) * 2015-12-31 2017-07-11 Texas Instruments Incorporated Area-optimized retention flop implementation
WO2017196000A1 (ko) 2016-05-09 2017-11-16 엘지전자 주식회사 청소기 거치대

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139877A (ja) * 1997-07-15 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
US6172901B1 (en) * 1999-12-30 2001-01-09 Stmicroelectronics, S.R.L. Low power static random access memory and method for writing to same

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