CN1812263A - 缓冲器电路和集成电路 - Google Patents

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Abstract

在由FET 41、42、51和52组成的两级反相器电路中，FET 31的源极和栅极分别连接到电源VD1和电源VD2。FET 31的漏极连接到FET 41的源极。FET 32的源极和栅极分别连接到电源VD2和电源VD1。FET 32的漏极连接到FET 33的源极。FET 33的栅极连接到电源VD2，并且FET 33的漏极连接到FET 41、31、32和34的背栅极。FET 31的漏极连接到FET32的漏极。当接通或切断电源时，防止了不必要的电流流动。

Description

缓冲器电路和集成电路
技术领域
本发明涉及装配有具有不同电压的电源并且包括CMOS反相器电路作为逻辑门电路的缓冲器电路(buffer circuit)，或者涉及装配有这种缓冲器电路的集成电路。
背景技术
因为诸如便携电话和笔记本大小的个人计算机之类的便携式装置通常是由电池供电的，所以要求这些装置具有低功耗，以便经受长时间使用。因此，在这些装置中使用的每个集成电路被分为用于每种功能的块。取决于这种装置的使用条件，只向当时该装置工作所需的功能块供电，由此达到省电的目的。
这种集成电路被配置为使用这样的电源，这种电源取决于集成电路的功能，而具有不同的电压，以最大限度地降低电源电压并减少功耗。因此，集成电路装配有缓冲器电路，用作在使用具有不同电压的电源的电路之间的信号接口。
图1A是示出了传统缓冲器电路(由标号200表示)的配置的电路图。例如，来自为了在集成电路100内获得预定功能而以驱动电压VDD1工作的功能块(未示出)的输出信号被输入到缓冲器电路200。另一方面，缓冲器电路200将输出信号输出到另一功能块(未示出)，该功能块以低于VDD1的驱动电压VDD2工作。这种情形中，缓冲器电路200具有降压电路，用于将集成电路100的驱动电压从高电压VDD1降低到低电压VDD2。在这种类型的缓冲器电路200中，反相器电路210连接到具有高电压VDD1的电源VD1，其输出连接到反相器电路220的输入，而反相器电路220连接到具有低电压VDD2的电源VD2。
图1B是示出了图1A所示的两个反相器电路210和220的具体电路配置的电路图。反相器电路210由P沟道FET 211和N沟道FET 212组成，其中FET 211的源极连接到电源VD1，N沟道FET 212的源极连接到FET211的漏极。FET 212的漏极接地。FET 211和212的栅极彼此连接在一起，用作反相器电路210的输入端。另外，FET 211的漏极和FET 212的源极的连接节点用作反相器电路210的输出端。
类似地，反相器电路220由P沟道FET 221和N沟道FET 222组成，其中FET 221的源极连接到电源VD2，N沟道FET 222的源极连接到FET221的漏极。FET 222的漏极接地。FET 221和222的栅极彼此连接在一起，用作反相器电路220的输入端。另外，FET 221的漏极和FET 222的源极的连接节点用作反相器电路220的输出端。
在装配有这种缓冲器电路200的集成电路100中，取决于集成电路100的工作状态，例如，切断电源VD1以停止在电源VD1上工作的功能块的工作，或者切断VD2以停止在电源VD2上工作的功能块的工作，重复接通和切断电源VD1和VD2。这减少了电路的功耗。
另外，日本专利申请早期公开No.2000-341110提出了一种CMOS晶体管电路，其中，由第一电源供电的第一反相器电路的输出连接到由第二电源供电的第二反相器电路的输入，其特征在于第一电源输入到第三反相器电路，并且该第三反相器电路由第二电源供电，该第三反相器电路的输出连接到N沟道FET的栅极，该N沟道FET的漏极连接到第一反相器电路的输出，并且该N沟道FET的源极接地。在这种类型的传统技术中，即使第一电源的电压降低到地电平，也能防止直通电流(through current)流过第二反相器电路，由此可以减少功耗。
但是，在上述传统技术中，因为取决于集成电路内的功能块的工作状态而接通或切断电源，所以当电源接通或切断时，在CMOS反相器电路中生成不必要的电流，由此导致功耗增加的问题。
图2A、2B和2C是示出了在接通电源时传统缓冲器电路200的工作状态的时序图。图2A示出了两个电源VD1和VD2的电压变化，图2B示出了反相器电路220的两个FET 221和222的导通/截止状态，图2C示出了流过两个FET 221和222的直通电流的状态。
如果在用电源VD2(电压VDD2)向图1所示的缓冲器电路200供电时接通电源VD1，有一段时间中电源VD1的电压低于电源VD2的电压。例如，当反相器电路210输入端处的电压为0V时，FET 211导通，由此反相器电路220输入端处的电压Va变为等于电源VD1的电压，并且随着电源VD1的电压上升而上升。
在ta时刻，电源VD1的电压达到FET 222的阈值电压Vth，并且FET222导通。接着，在tb时刻，电源VD1的电压达到电压VDD2减去FET221的阈值电压Vth所得到的电压，并且FET 221截止。因此，在ta时刻和tb时刻之间的时间段中，两个FET 221和222都处于导通状态，由此不必要的直通电流流过两个FET 221和222，并且功耗增加。
图3A、3B和3C是示出了在接通电源时传统缓冲器电路200的其他工作状态的时序图。图3A示出了两个电源VD1和VD2的电压变化，图3B示出了反相器电路220的两个FET 221和222的导通/截止状态，图3C示出了流过两个FET 221和222的直通电流的状态。
如果同时接通电源VD1(电压VDD1)和电源VD2(电压VDD2)并且将这些电压提供给图1所示的缓冲器电路200，因为电源VD2的电压上升快于电源VD1的电压上升，所以有一段时间中电源VD1的电压低于电源VD2的电压。例如，当反相器电路210输入端处的电压为0V时，FET211导通，由此反相器电路220输入端处的电压Va变为等于电源VD1的电压，并且随着电源VD1的电压上升而上升。
在tc时刻，电源VD1的电压达到FET 222的阈值电压Vth，并且FET222导通。接着，在td时刻，电源VD1的电压达到电压VDD2减去FET221的阈值电压Vth所得到的电压，并且FET 221截止。因此，在tc时刻和td时刻之间的时间段中，两个FET 221和222都处于导通状态，并且功耗增加。
另外，在上述日本专利申请早期公开No.2000-341110中公开的CMOS晶体管电路中，如果第一电源的电压降为地电平，则连接到第三反相器电路的第二电源经由第三反相器电路接地，并且N沟道FET都处于导通状态，由此当第一电源接通或切断时可能会流过额外的电流。
发明内容
考虑到上述情况，本发明的目的是提供一种能够降低功耗的缓冲器电路，其中接通或切断第一电源或第二电源时，取决于第一电源和第二电源的电压高低，通过将用于第一逻辑门电路的电源切换到第一电源或第二电源，可以防止不必要的电流流动。本发明的另一目的是提供这样一种缓冲器电路，其通过提供P沟道FET和N沟道FET能提高工作速度，其中这两个FET的源极、漏极和栅极彼此分别连接在一起。本发明的另一目的是提供一种能够稳定背栅极(back gate)电压的缓冲器电路，并提供一种装配有这种缓冲器电路的集成电路。
根据本发明第一方面的缓冲器电路是这样一种缓冲器电路，其包括：第一电源；不同于第一电源的第二电源；以及包括CMOS反相器电路的第一逻辑门电路和第二逻辑门电路；其中第一逻辑门电路由第一电源供电，而第二逻辑门电路由第二电源供电，并且其输入端连接到第一逻辑门电路的输出端；这种缓冲器电路的特征在于还包括电源切换电路，用于在第一电源的电压低于第二电源的电压时将用于第一逻辑门电路的电源切换到第二电源，并且在第一电源的电压高于第二电源的电压时将用于第一逻辑门电路的电源切换到第一电源。
根据本发明第二方面的缓冲器电路是根据本发明第一方面的缓冲器电路，其特征在于，电源切换电路包括用于向第一逻辑门电路提供第一电源的电压的第一开关元件和用于向第一逻辑门电路提供第二电源的电压的第二开关元件，并且基于第一电源和第二电源的电压高低，接通或切断第一开关元件或第二开关元件。
根据本发明第三方面的缓冲器电路是根据本发明第二方面的缓冲器电路，其特征在于，CMOS反相器电路包括P沟道FET的第一FET和N沟道FET的第二FET，其中第二FET的源极和栅极分别连接到第一FET的漏极和栅极；第一开关元件是P沟道FET的第三FET，其源极连接到第一电源，并且其栅极连接到第二电源；第二开关元件是P沟道FET的第四FET，其源极连接到第二电源，其栅极连接到第一电源，并且其漏极连接到第三FET的漏极；并且第四FET的漏极连接到第一逻辑门电路的第一FET的源极。
根据本发明第四方面的缓冲器电路是根据本发明第二方面的缓冲器电路，其特征在于，CMOS反相器电路包括P沟道FET的第一FET和N沟道FET的第二FET，其中第二FET的源极和栅极分别连接到第一FET的漏极和栅极；第一开关元件是P沟道FET的第三FET，其源极连接到第一电源，并且其栅极连接到第二电源；并且第二开关元件是P沟道FET的第四FET，其源极连接到第二电源，并且其漏极连接到第一逻辑门电路的第一FET的源极和第三FET的漏极；缓冲器电路还包括P沟道FET的第五FET和N沟道FET的第六FET，它们各自的源极彼此连接在一起并且还连接到第一电源，它们各自的漏极彼此连接在一起并且还连接到第四FET的栅极，并且它们各自的栅极彼此连接在一起并且还连接到第二电源。
根据本发明第五方面的缓冲器电路是根据本发明第三或第四方面的缓冲器电路，其特征在于还包括P沟道FET的第七FET，其源极连接到第三FET和第四FET各自的漏极，并且其栅极连接到第二电源，其中第七FET的漏极和背栅极连接到第一、第三、第四和第五FET的背栅极。
根据本发明第六方面的缓冲器电路是根据本发明第三或第四方面的缓冲器电路，其特征在于还包括：P沟道FET的第七FET，其源极连接到第三FET和第四FET各自的漏极；和N沟道FET的第八FET，其栅极和漏极连接到第二电源，并且其源极连接到第七FET的栅极；其中第七FET的漏极和背栅极连接到第一、第三、第四和第五FET的背栅极。
根据本发明第七方面的集成电路包括由第一电源供电的功能块和由不同于第一电源的第二电源供电的功能块，其特征在于还包括根据本发明第一至第六方面中任一方面的缓冲器电路。
在根据本发明第一方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则电源切换电路将用于第一逻辑门电路的电源切换到第二电源。如果在包括CMOS反相器电路的第一逻辑门电路的输入端处的电压为0V，则第一逻辑门电路的输出端处的电压变为等于第二电源的电压。因为第二逻辑门电路的输入端连接到第一逻辑门电路的输出端，所以第二逻辑门电路输入端处的电压变为等于第二电源的电压。因此，在第二逻辑门电路中不生成直通电流。
如果第一电源的电压变为高于第二电源的电压，则电源切换电路将用于第一逻辑门电路的电源切换到第一电源。如果在第一逻辑门电路输入端处的电压为0V，则第一逻辑门电路输出端处的电压变为等于第一电源的电压。因为第二逻辑门电路的输入端连接到第一逻辑门电路的输出端，所以第二逻辑门电路输入端处的电压变为等于第一电源的电压。因为第一电源的电压高于第二电源的电压，所以在第二逻辑门电路中不生成直通电流。
在根据本发明第二方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则第一开关元件切断，并且第二开关元件接通。因此，将用于第一逻辑门电路的电源切换到第二电源。另一方面，如果第一电源的电压变为高于第二电源的电压，则第一开关元件接通，并且第二开关元件切断。因此，将用于第一逻辑门电路的电源切换到第一电源。
在根据本发明第三方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则第三FET截止，并且第四FET导通。第二电源经由已经导通的第四FET的源极和漏极变为第一逻辑门电路的电源。如果第一逻辑门电路输入端处的电压为0V，则P沟道FET的第一FET导通，并且第一逻辑门电路输出端处的电压变为等于第二电源的电压。因为第二逻辑门电路的输入端连接到第一逻辑门电路的输出端，所以第二逻辑门电路输入端处的电压变为等于第二电源的电压。因此，第二逻辑门电路中包括的反相器电路的P沟道FET的栅极电压变为等于其源极电压，并且该FET截止，由此在第二逻辑门电路中不生成直通电流。
如果第一电源的电压变为高于第二电源的电压，则第三FET导通，并且第四FET截止。第一电源经由已经导通的第三FET的源极和漏极变为第一逻辑门电路的电源。如果第一逻辑门电路输入端处的电压为0V，则P沟道FET的第一FET导通，并且第一逻辑门电路输出端处的电压变为等于第一电源的电压。因为第二逻辑门电路的输入端连接到第一逻辑门电路的输出端，所以第二逻辑门电路输入端处的电压变为等于第一电源的电压。因此，因为第一电源的电压高于第二电源的电压，所以第二逻辑门电路中包括的反相器电路的P沟道FET的栅极电压变为高于其源极电压，并且该FET截止，由此在第二逻辑门电路中不生成直通电流。
在根据本发明第四方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则其栅极连接到第二电源且其源极连接到第一电源的P沟道FET的第五FET截止。另一方面，其栅极连接到第二电源且其源极连接到第一电源的N沟道FET的第六FET在第一电源的电压高于第二电源的电压减去第六FET的阈值电压所得到的电压的范围中饱和。因此，第四FET的栅极电压是第二电源的电压减去第六FET的阈值电压所得到的电压。因为低于第二电源的电压的该电压施加到栅极，所以加快了第四FET的导通操作。
如果第一电源的电压变为高于第二电源的电压，则其栅极连接到第二电源且其源极连接到第一电源的P沟道FET的第五FET导通。因此，第四FET的栅极电压变为等于第一电源的电压。
在根据本发明第五方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则第三FET截止，并且第四FET导通。因为第七FET的栅极电压和源极电压变为等于第二电源的电压，所以由于从第七FET源极的PN正向偏压，第一、第三、第四、第五和第七FET的背栅极电压变为几乎等于第二电源的电压。
另一方面，如果第一电源的电压变为高于第二电源的电压，则第三FET导通，并且第四FET截止。另外，因为第七FET的栅极电压变为低于其源极电压，所以第七FET导通。因此，第七FET的漏极电压变为等于第一电源的电压。因为第七FET的漏极连接到第一、第三、第四、第五和第七FET的背栅极，所以第一、第三、第四、第五和第七FET的背栅极电压变为等于第一电源的电压。
在根据本发明第六方面的缓冲器电路中，如果第一电源的电压变为低于第二电源的电压，则其栅极连接到第二电源且其源极连接到第一电源的P沟道FET的第五FET截止。另一方面，其栅极连接到第二电源且其源极连接到第一电源的N沟道FET的第六FET导通，第三FET截止，并且第四FET导通。其栅极和漏极连接到第二电源的第八FET饱和。因此，第七FET的栅极电压变为从第二电源的电压减去第八FET的阈值电压所得到的电压。因为低于第二电源的电压的该电压施加到第七FET，所以加快了第七FET的导通操作。
在根据本发明第七方面的集成电路中，由第一电源供电的功能块的输出信号经由上述缓冲器电路被用作由第二电源供电的功能块的输入信号。
本发明的第一、第二和第七方面包括电源切换电路，用于将用于第一逻辑门电路的电源切换到第一电源或第二电源。因此，即使在接通或切断第一或第二电源时第一电源和第二电源的电压变高或变低，也防止了不必要的直通电流流动，并且可以降低功耗。另外，即使切断第一电源，也由第二电源向第一逻辑门电路供电。因此，不会停止第一逻辑门电路的功能，并且将输入到第一逻辑门电路的信号输出到第二逻辑门电路。
本发明第三方面包括源极连接到第一电源且栅极连接到第二电源的第三FET，以及源极连接到第二电源且栅极连接到第一电源的第四FET。因此，即使在接通或切断第一或第二电源时第一电源和第二电源的电压变高或变低，也防止了不必要的直通电流流动，并且可以降低功耗。
本发明第四方面包括源极连接到第一电源且栅极连接到第二电源的第三FET、源极连接到第二电源的第四FET、以及源极、漏极和栅极彼此分别连接的P沟道FET的第五FET和N沟道FET的第六FET。因此，可以加快第四FET的导通操作。
本发明第五方面包括第七FET，其栅极连接到第二电源，并且其源极连接到第三FET和第四FET各自的漏极。因此，即使在第一电源和第二电源之间执行切换，也可以稳定第一、第三、第四、第五和第七FET的背栅极电压。
本发明第六方面包括栅极和漏极连接到第二电源的N沟道FET的第八FET，以及栅极连接到第八FET的源极的第七FET。因此，可以加快第七FET的导通操作。
结合附图，从下面的详细描述中，本发明的上述以及其他目的和特征将变得更加清楚。
附图说明
图1A是示出了传统缓冲器电路的配置的电路图，图1B是示出了图1A所示的两个反相器电路的具体电路配置的电路图；
图2A、2B和2C是示出了在接通电源时传统缓冲器电路的工作状态的时序图；
图3A、3B和3C是示出了在接通电源时传统缓冲器电路的其他工作状态的时序图；
图4是示出了根据本发明的缓冲器电路的方框图；
图5是示出了构成根据本发明的缓冲器电路的两个反相器电路和电源切换电路的具体电路配置的电路图；
图6A、6B、6C和6D是示出了在接通电源时根据本发明的缓冲器电路的工作状态的时序图；
图7A、7B、7C和7D是示出了在切断电源时根据本发明的缓冲器电路的工作状态的时序图；
图8A、8B、8C和8D是示出了在接通电源时根据本发明的缓冲器电路的其他工作状态的时序图；
图9A、9B、9C和9D是示出了在切断电源时根据本发明的缓冲器电路的其他工作状态的时序图；
图10是示出了根据本发明实施例2的缓冲器电路的具体电路配置的电路图；以及
图11是示出了根据本发明实施例3的缓冲器电路的具体电路配置的电路图。
具体实施方式
实施例1
下面将在示出了本发明实施例的附图的基础上，描述本发明。图4是示出了根据本发明的缓冲器电路(由标号2表示)的配置的方框图。来自为了在集成电路1内获得预定功能而以驱动电压VDD1工作的功能块(未示出)的输出信号被输入到缓冲器电路2。另一方面，缓冲器电路2将输出信号输出到以低于VDD1的驱动电压VDD2工作的另一功能块(未示出)。这种情形中，缓冲器电路2将集成电路1的驱动电压从高电压VDD1降低到低电压VDD2。
缓冲器电路2具有作为逻辑门电路的CMOS反相器电路4和5以及电源切换电路3。具有电压VDD1的电源VD1和具有低于电压VDD1的电压VDD2的电源VD2连接到电源切换电路3。电源切换电路3执行切换，从而电源VD1或电源VD2连接到反相器电路4。反相器电路4的输出连接到反相器电路5的输入。电源VD2连接到反相器电路5。
图5是示出了构成缓冲器电路2的反相器电路4和5以及电源切换电路3的具体电路配置的电路图。反相器电路4由P沟道FET 41和N沟道FET 42组成。两个FET 41和42的栅极彼此连接在一起，并且其连接节点用作反相器电路4的输入端。FET 41的漏极连接到FET 42的源极，并且其连接节点用作反相器电路4的输出端。FET 42的漏极接地。FET 41的源极连接到电源切换电路3。
电源切换电路3由P沟道FET 31、32和33组成。FET 31的源极和栅极分别连接到电源VD1和电源VD2。FET 31的漏极连接到FET 41的源极。FET 32的源极和栅极分别连接到电源VD2和电源VD1。FET 32的漏极连接到FET 33的源极。FET 33的栅极连接到电源VD2。FET 33的漏极连接到FET 31、32、33和41的背栅极。FET 31的漏极和FET 41的源极的连接节点连接到FET 32的漏极和FET 33的源极的连接节点。
反相器电路4的输出端连接到反相器电路5的输入端。反相器电路5由P沟道FET 51和N沟道FET 52组成。两个FET 51和52的栅极彼此连接在一起，并且其连接节点用作反相器电路5的输入端。FET 51的源极连接到电源VD2。FET 51的漏极连接到FET 52的源极，并且其连接节点用作反相器电路5的输出端。FET 52的漏极接地。
接着，下面将描述根据本发明的上述缓冲器电路2的工作。图6A、6B、6C和6D是示出了在接通电源时缓冲器电路2的工作状态的时序图。图6A示出了两个电源VD1和VD2的电压变化，图6B示出了电源切换电路3的两个FET 31和32的导通/截止状态，图6C示出了在电源切换电路3和反相器电路4的连接节点处的状态，更具体地，在电源切换电路3的FET 31的漏极和反相器电路4的FET 41的源极的连接节点处的电压Vb的状态，图6D示出了在反相器电路5的输入端处电压Va的状态。
如图6A所示，如果在用电源VD2(电压VDD2)向缓冲器电路2供电时接通电源VD1，电源VD1的电压上升需要时间，因此有一段时间中电源VD1的电压低于电源VD2的电压。在这段时间中，因为电源VD1的电压低于电源VD2的电压，所以FET32导通，并且FET 31截止，如图6B所示。因此，在FET 41源极处的电压Vb变为等于电源VD2的电压VDD2，如图6C所示。
这种情形中，例如，当反相器电路4的输入端处的电压是0V时，FET 41处于导通状态，并且反相器电路4的输出端处的电压变为等于电源VD2的电压VDD2。因此，反相器电路5的输入端处的电压Va也变为等于电压VDD2，如图6D所示。
当电源VD1的电压随着时间流逝而上升，并且在t1时刻达到比电源VD2的电压VDD2低FET 32的阈值电压Vth的电压时，如图6A所示，FET 32从导通变为截止，如图6B所示。另外，当在t2时刻电源VD1的电压达到比电源VD2的电压VDD2高FET 31的阈值电压Vth的电压时，FET 31从截止变为导通，如图6B所示。因为此时FET 31导通，所以电源VD1的电压经由FET 31的源极和漏极施加到FET 41的源极。因此，FET41的源极处的电压Vb逐渐上升，并在t3时刻达到电压VDD1，如图6C所示。为了简洁，假设在FET 31从截止变为导通的t2时刻电压Vb是VDD2。
由于上述操作，反相器电路5的输入端处的电压Va以与FET 41的源极处的电压Vb相似的方式变化，如图6D所示。因此，即使在电源VD1的电压低于电源VD2的电压的时间段中，也可以防止反相器电路5的FET51的栅极电压变为低于源极电压(VDD2)。结果，因为FET 51不导通，所以可以抑制流过FET 51和52的直通电流的生成。
另外，即使电源VD1切断并且电源VD1的电压变为0V，电源VD2也由电源切换电路3连接到反相器电路4。因此，反相器电路4可以根据输入到反相器电路4自身的信号，向反相器电路5输出信号。
如果电源VD1的电压变为低于电源VD2的电压，则FET 41的源极电压Vb变为等于电源VD2的电压。因此，连接到FET 41源极的FET 33的源极处的电压也变为等于电源VD2的电压。另一方面，因为FET 33的栅极连接到电源VD2，所以FET 33的栅极电压和源极电压变为相同，并且FET 33截止。因为FET 33的漏极连接到FET 31、32、33和41的背栅极，所以由于从FET 33源极的PN正向偏压，FET 31、32、33和41的背栅极电压变为几乎等于电源VD2的电压，由此可以稳定地操作该电路。
另外，如果电源VD1的电压高于电源VD2的电压，则FET 41的源极电压Vb变为等于电源VD1的电压，并且连接到FET 41源极的FET 33的源极电压也变为等于电源VD1的电压。另一方面，因为FET 33的栅极连接到电源VD2，所以FET 33导通。因为FET 33的漏极连接到FET 31、32、33和41的背栅极，所以FET 31、32、33和41的背栅极电压变为等于电源VD1的电压，由此可以稳定地操作该电路。
图7A、7B、7C和7D是示出了在切断电源时缓冲器电路2的工作状态的时序图。图7A示出了两个电源VD1和VD2的电压变化，图7B示出了电源切换电路3的FET 31和32的导通/截止状态，图7C示出了电源切换电路3和反相器电路4的连接节点处的状态，更具体地，在电源切换电路3的FET 31的漏极和反相器电路4的FET 41的源极的连接节点处的电压Vb的状态，图7D示出了反相器电路5的输入端处的电压Va的状态。
如图7A所示，如果在用电源VD2(电压VDD2)向缓冲器电路2供电时切断电源VD1，电源VD1的电压下降需要时间，因此有一段短暂的时间，其中电源VD1的电压高于电源VD2的电压。但是，电源VD1的电压最终变为低于电源VD2的电压。如果电源VD1的电压变为低于电源VD2的电压，则FET 32导通，而FET 31截止。因此，FET 41的源极电压Vb变为等于电源VD2的电压VDD2。
这种情形中，例如，当反相器电路4的输入端处的电压为0V时，FET 41处于导通状态。因此，反相器电路4的输出端处的电压变为等于电源VD2的电压VDD2，并且反相器电路5的输入端处的电压Va也变为等于电压VDD2。
在电源VD1的电压高于电源VD2的电压的短暂时间段中，在t4时刻切断电源VD1之后，当在t5时刻电源VD1的电压达到比电源VD2的电压VDD2高FET 31的阈值电压Vth的电压时，如图7A所示，FET 31从导通变为截止，如图7B所示。另外，当在t6时刻电源VD1的电压达到比电源VD2的电压VDD2低FET 32的阈值电压Vth的电压时，FET 32从截止变为导通。因为FET 32导通，所以电源VD2的电压经由FET 32的源极和漏极施加到FET 41的源极。因此，FET 41的源极电压Vb固定在电源VD2的电压，如图7C所示。
从而，反相器电路5的输入端处的电压Va以与FET 41的源极电压Vb相似的方式变化，如图7D所示。因此，即使在电源VD1的电压低于电源VD2的电压的时间段中，也可以防止反相器电路5的FET 51的栅极电压变为低于源极电压(VDD2)。结果，FET 51不导通，并且因此可以抑制流过FET 51和52的直通电流的生成。
图8A、8B、8C和8D是示出了在接通电源时缓冲器电路2的其他工作状态的时序图。图8A示出了两个电源VD1和VD2的电压变化，图8B示出了电源切换电路3的FET 31和32的导通/截止状态，图8C示出了电源切换电路3和反相器电路4的连接节点处的状态，更具体地，在电源切换电路3的FET 31的漏极和反相器电路4的FET 41的源极的连接节点处的电压Vb的状态，图8D示出了反相器电路5的输入端处的电压Va的状态。
如图8A所示，如果在t11时刻同时接通电源VD1(电压VDD1)和电源VD2(电压VDD2)，因为电源VD2的电压上升快于电源VD1的电压上升，所以有一段短暂的时间，其中电源VD 1的电压低于电源VD2的电压。但是，电源VD1的电压最终变为高于电源VD2的电压。另一方面，在电源VD1的电压低于电源VD2的电压的短暂时间段中，FET 32导通，而FET 31截止。因此，FET 41的源极电压Vb变为等于电源VD2的电压VDD2。
这种情形中，例如，当反相器电路4的输入端处的电压为0V时，FET 41处于导通状态。因此，反相器电路4的输出端处的电压变为等于电源VD2的电压VDD2，并且反相器电路5的输入端处的电压Va也变为等于电压VDD2。
当在t12时刻电源VD2的电压达到VDD2时，如图8A所示，因为FET 32处于导通状态，如图8B所示，所以FET 41源极电压Vb和反相器电路5的输入端处的电压Va变为电源VD2的电压VDD2。接着，当在t13时刻电源VD1的电压达到比电源VD2的电压VDD2低FET 32的阈值电压Vth的电压时，FET 32从导通变为截止，如图8B所示。另外，当在t14时刻电源VD1的电压达到比电源VD2的电压VDD2高FET 31的阈值电压Vth的电压时，如图8A所示，FET 31从截止变为导通，如图8B所示。因为FET 31导通，所以电源VD1的电压经由FET 31的源极和漏极施加到FET 41的源极。因此，FET 41的源极电压Vb随着电源VD1的电压上升，并且在t15时刻达到电压VDD1，如图8C所示。
从而，反相器电路5的输入端处的电压Va以与FET 41的源极电压Vb相似的方式变化，如图8D所示。因此，即使在电源VD1的电压低于电源VD2的电压的时间段中，也可以防止反相器电路5的FET 51的栅极电压变为低于源极电压(VDD2)。结果，FET 51不导通，并且因此可以抑制流过FET 51和52的直通电流的生成。
图9A、9B、9C和9D是示出了在切断电源时缓冲器电路2的其他工作状态的时序图。图9A示出了两个电源VD1和VD2的电压变化，图9B示出了电源切换电路3的FET 31和32的导通/截止状态，图9C示出了电源切换电路3和反相器电路4的连接节点处的状态，更具体地，在电源切换电路3的FET 31的漏极和反相器电路4的FET 41的源极的连接节点处的电压Vb的状态，图9D示出了反相器电路5的输入端处的电压Va的状态。
如果在t16时刻切断电源VD1(电压VDD1)并且在t19时刻切断电源VD2(电压VDD2)，如图9A所示，则电源VD1的电压较早开始下降。因此，有一段短暂的时间，其中电源VD1的电压低于电源VD2的电压。但是，电源VD1和电源VD2的电压最终都变为0V。另一方面，在电源VD1的电压低于电源VD2的电压的短暂时间段中，FET 32导通，而FET 31截止。因此，FET 41的源极电压Vb变为等于电源VD2的电压VDD2。
这种情形中，例如，当反相器电路4的输入端处的电压为0V时，FET 41处于导通状态。因此，反相器电路4的输出端处的电压变为等于电源VD2的电压VDD2，并且反相器电路5的输入端处的电压Va也变为等于电压VDD2。
在t16时刻切断电源VD1之后，当在t17时刻电源VD1的电压达到比电源VD2的电压VDD2高FET 31的阈值电压Vth的电压时，如图9A所示，FET 31从导通变为截止，如图9B所示。另外，当在t18时刻电源VD1的电压达到比电源VD2的电压VDD2低FET 32的阈值电压Vth的电压时，如图9A所示，FET 32从截止变为导通，如图9B所示。因为FET32导通，所以电源VD2的电压经由FET 32的源极和漏极施加到FET 41的源极。因此，FET 41的源极电压Vb随着电源VD2的电压而变化，如图9C所示。
从而，反相器电路5的输入端处的电压Va以与FET 41的源极电压Vb相似的方式变化，如图9D所示。因此，即使在电源VD1的电压低于电源VD2的电压的时间段中，也可以防止反相器电路5的FET 51的栅极电压变为低于源极电压(VDD2)。结果，FET 51不导通，并且因此可以抑制流过FET 51和52的直通电流的生成。
如上所述，在根据本发明装配有具有不同电压的电源(VD1和VD2)的缓冲器电路2中，如果接通或切断电源VD1和VD2，则取决于电源VD1和电源VD2之间的电压高低，在电源VD1和VD2之间执行切换，由此防止反相器电路5的输入端处的电压低于电源VD2的电压。利用这种配置，防止了流过反相器电路5的直通电流，由此可以使得缓冲器电路的功耗低于这种类型的传统电路。另外，即使切断电源VD1，电源VD2的电压也施加到第一逻辑门电路，由此反相器电路4的功能不会停止。因此，即使在这种情形中，也可以将输入到反相器电路4的信号输出到反相器电路5，并且由此可以在集成电路1内部执行信号传输。
实施例2
图10是示出了根据本发明实施例2的缓冲器电路的具体电路配置的电路图。除了根据实施例1的缓冲器电路之外，根据实施例2的缓冲器电路21还装配有传输门，其由P沟道FET 34和N沟道FET 35组成，并且被插入到电源VD1和电源切换电路3的FET 32的栅极之间。
FET 34的源极连接到FET 35的源极，并且还连接到电源VD1。FET34的栅极连接到FET 35的栅极，并且还连接到电源VD2和FET 33的栅极。FET 34的漏极连接到FET 35的漏极，并且还连接到FET 32的栅极。FET 34的背栅极连接到FET 31、32、33和41的背栅极。用相同的标号表示与实施例1中相似的其他部件，并且省略对它们的描述。
接着，将参考上述图6至图9中的时序图来描述根据实施例2的缓冲器电路21的工作。构成传输门的FET 35大致在图6A所示的t1时刻至t2时刻、在图7A所示的t5时刻至t6时刻、在图8A所示的t13时刻至t14时刻以及在图9A所示的t17时刻至t18时刻变为饱和。结果，FET 32的栅极电压变为电源VD2的电压减去FET 35的阈值电压所得到的电压，并且低于电源VD2的电压的该电压被施加到FET 32的栅极。因此，与电源VD2的电压施加到FET 32栅极的情形相比，可以延迟图6A中的t1时刻和图8A中的t13时刻，并且可以将图7A中的t6时刻和图9A中的t18时刻提前。
另外，因为FET 34和FET 31执行相同的操作，例如，如果电源VD1的电压变为高于电源VD2的电压，则在FET 31导通同时FET 34导通。因此，FET 32的栅极电压变为等于电源VD1的电压，并且FET 32截止。
如上所述，在实施例2中，由FET 34和35组成的传输门插入到电源VD1和FET 32的栅极之间，由此与电源VD2的电压施加到FET 32栅极的情形相比，可以缩短电源切换所需的时间。
实施例3
图11是示出了根据本发明实施例3的缓冲器电路的具体电路配置的电路图。除了根据实施例2的缓冲器电路之外，根据实施例3的缓冲器电路22还装配有N沟道FET 36，其连接在电源VD2和电源切换电路3的FET 33的栅极之间。
FET 36的栅极和漏极连接到电源VD2。FET 36的源极连接到FET 33的栅极。用相同的标号表示与实施例2中相似的其他部件，并且省略对它们的描述。
接着，将描述根据实施例3的缓冲器电路22的工作。当接通或切断电源VD1和VD2时，如果电源VD1的电压变为低于电源VD2的电压，则P沟道FET 34截止，因为其栅极电压变为高于其源极电压。N沟道FET 35导通，因为其栅极电压变为高于其源极电压。另外，FET 31截止，因为其栅极电压变为高于其源极电压。另外，FET 32导通，因为其栅极电压变为低于其源极电压。
因为FET 36的栅极电压和源极电压等于电源VD2的电压，所以FET36变为饱和。因此，FET 33的栅极电压变为电源VD2的电压减去FET 36的阈值电压所得到的电压，并且低于电源VD2电压的该电压被施加到FET 33的栅极。结果，与电源VD2的电压施加到FET 33的栅极的情形相比，可以加快FET 33的导通操作。
当电源VD1的电压高于电源VD2的电压时，FET 41的源极电压Vb变为等于电源VD1的电压。因此，连接到FET 41的源极的FET 33的源极电压也变为等于电源VD1的电压。另一方面，因为几乎等于电源VD2电压的电压经由FET 36施加到FET 33的栅极，所以FET 33导通。因为FET 33的漏极连接到FET 31、32、33和41的背栅极，所以FET 31、32、33和41的背栅极电压变为等于电源VD1的电压，由此可以稳定地操作该电路。
如上所述，通过将FET 36连接到FET 33的栅极可以加快FET 33的导通操作。因此，缩短了使FET 31、32、33和41的背栅极电压等于电源VD1的电压所需的时间。结果，可以在短时间内稳定电路操作。
在上述实施例1、2和3中描述了使用反相器电路4和5的配置，其中P沟道FET和N沟道FET串联连接作为逻辑门电路的示例。但是，逻辑门电路的配置不必限于这种电路。假如包括了反相器电路，则也可以使用其他逻辑门电路，例如NAND和NOR。
另外，在上述实施例1、2和3中描述了这样的配置示例，其中电源VD1和VD2的电压相对于地电平是正电压。但是，其配置并不限于这样的配置。也可以使用以下配置，其中电源VD1和VD2的电压相对于地电平是负电压。在这种配置中，电源切换电路3检测电源VD1和VD2的电压绝对值，并且因此可以基于检测到的电压绝对值的高低，来执行电源切换。

Claims (12)

1.一种缓冲器电路，包括：第一电源；不同于所述第一电源的第二电源；第一逻辑门电路，其由所述第一电源供电，并且包括互补金属氧化物半导体反相器电路；和第二逻辑门电路，其由所述第二电源供电，并且其输入端连接到所述第一逻辑门电路的输出端；
其特征在于还包括电源切换电路，用于在所述第一电源的电压低于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第二电源，并且在所述第一电源的电压高于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第一电源。
2.如权利要求1所述的缓冲器电路，其特征在于：所述电源切换电路包括用于向所述第一逻辑门电路提供所述第一电源的电压的第一开关元件和用于向所述第一逻辑门电路提供所述第二电源的电压的第二开关元件，并且基于所述第一电源和所述第二电源的电压高低，接通或切断所述第一开关元件或所述第二开关元件。
3.如权利要求2所述的缓冲器电路，其特征在于：
所述互补金属氧化物半导体反相器电路包括P沟道场效应晶体管的第一场效应晶体管和N沟道场效应晶体管的第二场效应晶体管，其中所述第二场效应晶体管的源极和栅极分别连接到所述第一场效应晶体管的漏极和栅极；
所述第一开关元件是P沟道场效应晶体管的第三场效应晶体管，其源极连接到所述第一电源，并且其栅极连接到所述第二电源；
所述第二开关元件是P沟道场效应晶体管的第四场效应晶体管，其源极连接到所述第二电源，其栅极连接到所述第一电源，并且其漏极连接到所述第三场效应晶体管的漏极；并且
所述第四场效应晶体管的漏极连接到所述第一逻辑门电路的所述第一场效应晶体管的源极。
4.如权利要求2所述的缓冲器电路，其特征在于：
所述互补金属氧化物半导体反相器电路包括P沟道场效应晶体管的第一场效应晶体管和N沟道场效应晶体管的第二场效应晶体管，其中所述第二场效应晶体管的源极和栅极分别连接到所述第一场效应晶体管的漏极和栅极；
所述第一开关元件是P沟道场效应晶体管的第三场效应晶体管，其源极连接到所述第一电源，并且其栅极连接到所述第二电源；并且
所述第二开关元件是P沟道场效应晶体管的第四场效应晶体管，其源极连接到所述第二电源，并且其漏极连接到所述第一逻辑门电路的所述第一场效应晶体管的源极和所述第三场效应晶体管的漏极；
所述缓冲器电路还包括P沟道场效应晶体管的第五场效应晶体管和N沟道场效应晶体管的第六场效应晶体管，所述第五场效应晶体管和第六场效应晶体管各自的源极彼此连接在一起并且还连接到所述第一电源，所述第五场效应晶体管和第六场效应晶体管各自的漏极彼此连接在一起并且还连接到所述第四场效应晶体管的栅极，并且所述第五场效应晶体管和第六场效应晶体管各自的栅极彼此连接在一起并且还连接到所述第二电源。
5.如权利要求3或4所述的缓冲器电路，其特征在于还包括P沟道场效应晶体管的第七场效应晶体管，其源极连接到所述第三场效应晶体管和所述第四场效应晶体管各自的漏极，并且其栅极连接到所述第二电源，
其中所述第七场效应晶体管的漏极和背栅极连接到所述第一、第三、第四和第五场效应晶体管的背栅极。
6.如权利要求3或4所述的缓冲器电路，其特征在于还包括：
P沟道场效应晶体管的第七场效应晶体管，其源极连接到所述第三场效应晶体管和所述第四场效应晶体管各自的漏极；和
N沟道场效应晶体管的第八场效应晶体管，其栅极和漏极连接到所述第二电源，并且其源极连接到所述第七场效应晶体管的栅极；
其中所述第七场效应晶体管的漏极和背栅极连接到所述第一、第三、第四和第五场效应晶体管的背栅极。
7.一种集成电路，包括：由第一电源供电的功能块；和由不同于所述第一电源的第二电源供电的功能块；和缓冲器电路，所述缓冲器电路包括：第一电源；不同于所述第一电源的第二电源；第一逻辑门电路，其由所述第一电源供电，并且包括互补金属氧化物半导体反相器电路；和第二逻辑门电路，其由所述第二电源供电，并且其输入端连接到所述第一逻辑门电路的输出端；
其中所述缓冲器电路还包括电源切换电路，用于在所述第一电源的电压低于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第二电源，并且在所述第一电源的电压高于所述第二电源的电压时将用于所述第一逻辑门电路的电源切换到所述第一电源。
8.如权利要求7所述的集成电路，其特征在于：所述电源切换电路包括用于向所述第一逻辑门电路提供所述第一电源的电压的第一开关元件和用于向所述第一逻辑门电路提供所述第二电源的电压的第二开关元件，并且基于所述第一电源和所述第二电源的电压高低，接通或切断所述第一开关元件或所述第二开关元件。
9.如权利要求8所述的集成电路，其特征在于：
所述互补金属氧化物半导体反相器电路包括P沟道场效应晶体管的第一场效应晶体管和N沟道场效应晶体管的第二场效应晶体管，其中所述第二场效应晶体管的源极和栅极分别连接到所述第一场效应晶体管的漏极和栅极；
所述第一开关元件是P沟道场效应晶体管的第三场效应晶体管，其源极连接到所述第一电源，并且其栅极连接到所述第二电源；
所述第二开关元件是P沟道场效应晶体管的第四场效应晶体管，其源极连接到所述第二电源，其栅极连接到所述第一电源，并且其漏极连接到所述第三场效应晶体管的漏极；并且
所述第四场效应晶体管的漏极连接到所述第一逻辑门电路的所述第一场效应晶体管的源极。
10.如权利要求8所述的集成电路，其特征在于：
所述互补金属氧化物半导体反相器电路包括P沟道场效应晶体管的第一场效应晶体管和N沟道场效应晶体管的第二场效应晶体管，其中所述第二场效应晶体管的源极和栅极分别连接到所述第一场效应晶体管的漏极和栅极；
所述第一开关元件是P沟道场效应晶体管的第三场效应晶体管，其源极连接到所述第一电源，并且其栅极连接到所述第二电源；并且
所述第二开关元件是P沟道场效应晶体管的第四场效应晶体管，其源极连接到所述第二电源，并且其漏极连接到所述第一逻辑门电路的所述第一场效应晶体管的源极和所述第三场效应晶体管的漏极；
所述缓冲器电路还包括P沟道场效应晶体管的第五场效应晶体管和N沟道场效应晶体管的第六场效应晶体管，所述第五场效应晶体管和第六场效应晶体管各自的源极彼此连接在一起并且还连接到所述第一电源，所述第五场效应晶体管和第六场效应晶体管各自的漏极彼此连接在一起并且还连接到所述第四场效应晶体管的栅极，并且所述第五场效应晶体管和第六场效应晶体管各自的栅极彼此连接在一起并且还连接到所述第二电源。
11.如权利要求9或10所述的集成电路，其特征在于所述缓冲器电路还包括P沟道场效应晶体管的第七场效应晶体管，其源极连接到所述第三场效应晶体管和所述第四场效应晶体管各自的漏极，并且其栅极连接到所述第二电源，
其中所述第七场效应晶体管的漏极和背栅极连接到所述第一、第三、第四和第五场效应晶体管的背栅极。
12.如权利要求9或10所述的集成电路，其特征在于所述缓冲器电路还包括：
P沟道场效应晶体管的第七场效应晶体管，其源极连接到所述第三场效应晶体管和所述第四场效应晶体管各自的漏极；和
N沟道场效应晶体管的第八场效应晶体管，其栅极和漏极连接到所述第二电源，并且其源极连接到所述第七场效应晶体管的栅极；
其中所述第七场效应晶体管的漏极和背栅极连接到所述第一、第三、第四和第五场效应晶体管的背栅极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015144047A1 (en) * 2014-03-28 2015-10-01 Huawei Technologies Co., Ltd. Phase correction apparatus and method
CN108141214A (zh) * 2015-06-11 2018-06-08 安培计算有限责任公司 高效率半交叉耦合去耦电容器
CN111835195A (zh) * 2020-07-24 2020-10-27 展讯通信（上海）有限公司 自适应电源电压调节电路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200820571A (en) * 2006-10-27 2008-05-01 Fitipower Integrated Tech Inc Driving device
US7948293B1 (en) * 2009-01-27 2011-05-24 Xilinx, Inc. Synchronizing transitions between voltage sources used to provide a supply voltage
US8823411B2 (en) * 2010-02-08 2014-09-02 Freescale Semiconductor, Inc. Fatal failure diagnostics circuit and methodology
JP2012227657A (ja) * 2011-04-18 2012-11-15 New Japan Radio Co Ltd スタンバイ機能付き増幅器
KR101353212B1 (ko) 2011-06-14 2014-01-22 한국과학기술원 인버터 및 인버터가 구비된 스위칭회로
US8441319B2 (en) * 2011-06-17 2013-05-14 Analog Devices, Inc. Method and apparatus for biasing rail to rail DMOS amplifier output stage
KR101869752B1 (ko) * 2011-11-29 2018-06-22 에스케이하이닉스 주식회사 반도체 장치
US9281808B2 (en) * 2013-03-08 2016-03-08 Microchip Technology Incorporated Variable voltage level translator
KR101533880B1 (ko) * 2013-06-13 2015-07-06 정덕영 배터리의 충방전 제어회로
US10826497B2 (en) 2018-06-05 2020-11-03 Samsung Electronics Co., Ltd. Impedance matched clock driver with amplitude control
US10411703B1 (en) * 2018-06-05 2019-09-10 Samsung Electronics Co., Ltd. Impedance matched clock driver with amplitude control
CN111031632A (zh) * 2019-11-25 2020-04-17 谢华荣 三线正反向的led灯串控制线路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229315A (ja) 1985-07-31 1987-02-07 Nec Corp スイツチ回路
JPH0728214B2 (ja) * 1987-02-06 1995-03-29 株式会社日立製作所 半導体集積回路装置
JPH07129538A (ja) * 1993-10-29 1995-05-19 Mitsubishi Denki Semiconductor Software Kk 半導体集積回路
JP3201910B2 (ja) * 1994-07-06 2001-08-27 シャープ株式会社 バッファ回路及び画像表示装置
JPH0865131A (ja) * 1994-08-17 1996-03-08 Fujitsu Ltd 出力回路
JP3068752B2 (ja) * 1994-08-29 2000-07-24 松下電器産業株式会社 半導体装置
JP3229809B2 (ja) * 1995-08-31 2001-11-19 三洋電機株式会社 半導体装置
JPH0983334A (ja) * 1995-09-08 1997-03-28 Toshiba Microelectron Corp 半導体集積回路
KR100413637B1 (ko) * 1995-12-25 2004-03-31 오끼 덴끼 고오교 가부시끼가이샤 개량된열선택신호를출력하는열디코더를구비한반도체메모리장치
JPH1012823A (ja) * 1996-06-21 1998-01-16 Nkk Corp ２電源型集積回路
JPH10144879A (ja) * 1996-11-06 1998-05-29 Toshiba Corp ワード線ドライバ回路及び半導体記憶装置
JP2000124787A (ja) * 1998-10-16 2000-04-28 Sanyo Electric Co Ltd 半導体装置
US7239198B1 (en) * 1998-12-14 2007-07-03 Ati International Srl Single gate oxide differential receiver and method
JP2000341110A (ja) * 1999-05-31 2000-12-08 Matsushita Electric Ind Co Ltd 貫通電流防止回路付きｃｍｏｓトランジスタ回路および入出力回路
JP2003303893A (ja) * 2002-04-12 2003-10-24 Mitsubishi Electric Corp 半導体集積回路
JP4001229B2 (ja) * 2002-06-10 2007-10-31 シャープ株式会社 半導体集積回路および半導体モジュール
US6943587B2 (en) * 2002-08-12 2005-09-13 Broadcom Corporation Switchable power domains for 1.2V and 3.3V pad voltages
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
JP2004165993A (ja) * 2002-11-13 2004-06-10 Matsushita Electric Ind Co Ltd 半導体集積回路の多電源インターフェース装置
US6909204B2 (en) * 2003-04-01 2005-06-21 Agilent Technologies, Inc. System for sequencing a first node voltage and a second node voltage
JP2004356779A (ja) * 2003-05-28 2004-12-16 Seiko Epson Corp 半導体集積回路
JP2004363640A (ja) * 2003-05-30 2004-12-24 Seiko Epson Corp 半導体集積回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015144047A1 (en) * 2014-03-28 2015-10-01 Huawei Technologies Co., Ltd. Phase correction apparatus and method
US9178554B2 (en) 2014-03-28 2015-11-03 Futurewei Technologies, Inc. Phase correction apparatus and method
CN105247781A (zh) * 2014-03-28 2016-01-13 华为技术有限公司 相位校正装置和方法
CN105247781B (zh) * 2014-03-28 2017-10-27 华为技术有限公司 相位校正装置和方法
CN108141214A (zh) * 2015-06-11 2018-06-08 安培计算有限责任公司 高效率半交叉耦合去耦电容器
CN108141214B (zh) * 2015-06-11 2019-06-11 安培计算有限责任公司 高效率半交叉耦合去耦电容器
CN111835195A (zh) * 2020-07-24 2020-10-27 展讯通信（上海）有限公司 自适应电源电压调节电路

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