CN108141214B - 高效率半交叉耦合去耦电容器 - Google Patents
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Abstract
去耦电容器电路设计在不牺牲面积效率的情况下促进了高工作频率。为了解除高工作频率和面积效率的有时相反的设计标准，以半交叉耦合(HCC)的方式来连接p沟道场效应晶体管(PFET)和n沟道场效应晶体管。然后由至少一个面积有效电容(AEC)器件来补充HCC电路。半交叉耦合晶体管满足了高频设计要求，同时AEC器件满足了高面积效率要求。该设计消除了一些常规的DCAP设计中工作频率和面积效率之间固有的不期望的折中。
Description
技术领域
本公开一般涉及用于抑制电源噪声的去耦电容器电路设计，所述去耦电容器电路设计提供高工作频率和高面积效率。
背景技术
去耦电容器(DCAP)是用于超大规模集成电路(VLSI)设计的配电网络(PDN)的重要部件。这些去耦电容器通过电容器来减少由有源电路元件引起的电源噪声，由此抑制电路中将变为活动的其他元件所察觉到的电源噪声。
对于DCAP设计而言有几个考虑因素是很重要的，包括高面积效率、稳健的电性能以及适当的目标工作频率。然而，一些DCAP设计容易受到静电放电(ESD)事件的损害，特别是当晶体管设计进入到超深亚微米和finFET工艺节点时。此外，旨在使DCAP对ESD损害更有抵抗的设计常常会受到高面积效率和高频工作之间的固有折中的阻碍。
发明内容
在实施例中，提供了在不牺牲面积效率的情况下产生高工作频率的去耦电容器(DCAP)电路。为了解除高工作频率和面积效率的有时相反的设计要求，以半交叉耦合(HCC)的方式来连接p沟道场效应晶体管(PFET)和n沟道场效应晶体管，并且由至少一个面积有效电容(AEC)器件来补充由此产生的HCC电路。半交叉耦合FET满足了高频设计要求，同时AEC器件满足了高面积效率要求。因此，HCC FET的尺寸能够独立于面积效率来设置电路的工作频率，同时AEC器件的尺寸能够独立于工作频率来设置面积效率。从而，本文所描述的DCAP设计消除了一些常规的DCAP设计中工作频率和面积效率之间固有的不期望的折中。
一个实施例提供了一种去耦电容器电路，其包括第一p沟道场效应晶体管(PFET)；第一n沟道场效应晶体管(NFET)；以及至少一个电容器件，其中第一PFET的第一PFET源极和第一PFET主体连接到电压源，第一NFET的第一NFET源极和第一NFET主体接地，至少一个电容器件连接到第一PFET的第一PFET栅极或第一NFET的第一NFET栅极中的至少一个，并且包含至少一个电容器件，在不改变去耦电容器电路的频率响应的情况下增加了去耦电容器电路的面积效率。
提供了一种用于抑制电源噪声的方法，其包括：将第一p沟道场效应晶体管(PFET)的第一源极和第一主体连接到电压源；将n沟道场效应晶体管(NFET)的第二源极和第二主体接地；将第一PFET的第一漏极连接到NFET的第一栅极；将NFET的第二漏极连接到第一PFET的第二栅极；将第二PFET的第三漏极、第三源极和第三主体连接到电压源；以及将第二PFET的第三栅极连接到第一PFET的第二栅极。
一个实施例提供了一种用于抑制电源噪声的系统，其包括：第一p沟道场效应晶体管(PFET)，其中第一PFET的第一PFET源极和第一PFET主体连接到电压源；第一n沟道场效应晶体管(NFET)，其中第一NFET的第一NFET源极和第一NFET主体接地；以及第二NFET，其中第一PFET的第一PFET漏极连接到第一NFET的第一NFET栅极，第一NFET的第一NFET漏极连接到PFET的第一PFET栅极，第二NFET的第二NFET漏极、第二NFET源极和第二NFET主体接地，并且第二NFET的第二NFET栅极连接到第一NFET的第一NFET栅极。
附图说明
图1是示出了DCAP设计的示例性方法的电路图。
图2是示出了示例性半交叉耦合DCAP设计方法的电路图。
图3是提供了高面积效率和高频工作的示例性DCAP设计的电路图。
图4是使用单个PFET AEC器件的示例性DCAP设计的电路图。
图5是使用单个NFET AEC器件的示例性DCAP设计的电路图。
图6是示出了针对各种尺寸的AEC器件，图3的DCAP电路的频率响应的曲线图。
图7是包含AEC器件的示例性DCAP设计的电路图，其中所述AEC器件包括PFET，所述PFET具有连接到NG节点的栅极、接地的源极和漏极以及连接到VDD的主体。
图8是包含AEC器件的示例性DCAP设计的电路图，其中所述AEC器件包括NFET，所述NFET具有连接到PG节点的栅极、连接到VDD的漏极和源极以及接地的主体。
图9是包含图7的PFET AEC器件和图8的NFET AEC器件的示例性DCAP设计的电路图。
图10是包含图4的第一PFET AEC器件和图7的第二PFET AEC器件的示例性DCAP设计的电路图。
图11是包含图5的第一NFET AEC器件和图8的第二NFET AEC器件的示例性DCAP设计的电路图。
图12是包含图4的PFET AEC器件和图8的NFET AEC器件的示例性DCAP设计的电路图。
图13是包含图5的NFET AEC器件和图7的PFET AEC器件的示例性DCAP设计的电路图。
图14示出了用于制造去耦电容器(DCAP)电路的实施例的流程图。
具体实施方式
DCAP通常用于VLSI系统的配电网络中，以抑制由有源电路元件引起的电压源噪声或波动，从而保护电路中的其他元件免受可能损坏元件或阻碍其功能的电源电压波动的影响。稳健的DCAP设计的特点在于高面积效率、稳健的电性能和适当的目标工作频率。对于片上的DCAP设计，目标工作频率的范围从工作频率到设计中栅极的开关转换-，从而构成了用于配电网络中的DCAP的高工作频率。
图1是示出了DCAP设计的一种方法的电路图。根据这种设计方法，p沟道场效应晶体管(PFET)102的漏极、源极和主体直接连接到电源电压106，并且n沟道场效应晶体管(NFET)104的漏极、源极和主体接地。PFET 102的栅极110接地，并且NFET 104的栅极112连接到电源电压106。这种设计能够去耦对高工作频率的电源噪声，同时是面积有效的。然而，在晶体管设计进入到超深亚微米和finFET工艺节点时，栅氧化层变得非常薄。因此，图1中的设计能够变得容易受到静电放电(ESD)事件的影响，所述静电放电可能会导致对栅氧化层的损坏，并使电源和接地节点短路。由于栅极110和112直接连接到电源和接地节点，图1中的设计即使在存在ESD钳位的情况下也不能承受极端的ESD事件。栅极材料使用金属而不是多晶硅的设计特别容易受到这个问题的影响。
图2是示出了另一种DCAP设计方法的电路图，该方法试图通过将PFET202的源极和主体连接到电源电压208，并且将NFET 204的源极和主体接地206，同时以半交叉耦合(HCC)方式连接PFET和NFET的漏极和栅极节点来解决所述问题。也就是说，PFET 202的漏极210连接到NFET 204的栅极212，而NFET 204的漏极214连接到PFET 202的栅极216。该设计提供了从电源电压和接地节点通过器件通道到栅极的电阻路径，从而在ESD事件期间保护栅氧化层，直到ESD钳位能够分流过剩电荷。
然而，使用图2中的设计，很难同时实现高面积效率和高频工作。这是因为HCC连接使这两个设计目标是直接冲突的。例如，为了实现高面积效率，PFET202和NFET204将需要大沟道来最大化栅极面积。然而，这些大沟道会增加去耦路径的电阻，从而限制了电容电路可能实现的高频去耦的类型。如果减小PFET 202和NFET 204中的沟道长度以解决这个问题，则面积效率将会受到影响。
此外，针对图2所描绘的设计的大沟道会导致高启动时间。该高启动时间是由于“死”区所引起的，在所述死区中，HCC节点被带入到与DCAP运行所需的值相反的状态，并且该设计取决于两个FET 202和FET_204的器件泄漏来设定正确的状态值。大沟道将减少所述器件泄漏，导致在DCAP可用之前大大地增加启动时间。
为了解决这些和其他问题，此处所描述的一个或多个实施例提供了一种DCAP电路设计，其维持由HCC DCAP的电性能提供的高频工作，同时还实现了高面积效率。图3是提供了高面积效率和高频工作的示例性DCAP电路300的电路图。该设计包含以HCC配置连接的PFET 302和NFET 304，以及用作面积效率去耦电容器的面积有效电容(AEC)器件306和308。AEC器件306和308能够分别包括，例如第二PFET和第二NFET。在AEC器件306和308就位的情况下，能够优化HCC器件以提供高频响应，而不受高面积效率的冲突设计要求的限制。
根据这种设计，PFET AEC器件306的漏极、源极和主体连接到电源电压310，而栅极312连接到由HCC连接产生的PG节点。NFET AEC器件308的漏极、源极和主体接地314，而栅极316连接到由HCC连接产生的NG节点。
图3中所描绘的电路300允许HCC器件(PFET302和NFET304)的器件沟道长度并且由此允许通过PFET和NFET的去耦路径的相应电阻保持较低，从而提供高频电源噪声去耦。保持器件沟道长度较低还会增加HCC器件中的泄漏，从而在HCC连接初始化为错误状态的情况下保持启动时间较低。
尽管HCC器件302和304实现了高频工作，但能够优化AEC器件306和308以提供高面积效率。在这方面，AEC器件306和308的尺寸能够设计为提供高面积效率，而不改变通过PFET 302和NFET 304的去耦路径的沟道长度(和电阻)，并且从而不改变电路300的工作频率。在一些情况下，优化AEC器件306和308以得到高面积效率对应于具有较大长度(L)。通过使用HCC器件302和304来满足高频工作要求以及使用AEC器件306和308来满足高面积效率要求，图3中所描绘的设计有效地从面积效率元件中解锁了高频元件，允许优化设计以解决高频应用的问题，而不牺牲面积效率。
尽管电路300包含分别对应于PFET 302和NFET 304的两个AEC器件306和308，但一些实施例可以仅包含一个AEC器件。图4示出了其中仅PFET AEC器件306连接到HCC电路的实施例(省略了NFET AEC器件308)，而图5示出了其中仅NFET AEC器件308连接到HCC电路的实施例(省略了PFET AEC器件306)。
图6是示出了针对各种尺寸的AEC器件306和308，电路300的频率响应的曲线图602。曲线图602的每条曲线表示针对给定尺寸的AEC器件306和308的频率响应，其中对于每条曲线，HCC器件302和304的尺寸保持恒定。对于每种情况，滚降频率ω(即电路300的电容在此处失去其有效性的频率)由1/(RC)来表征，其中R是由HCC器件302和304的尺寸所确定的去耦路径的电阻，并且C是由AEC器件306和308的尺寸所确定的电容。随着AEC器件306和308的电容的增加，滚降频率ω降低。作为一般的设计考虑，随着AEC器件306和308的尺寸增加，也能够增加HCC器件302和304，以便跟上AEC器件的增加的电容，从而保持高频电源噪声去耦。通常，HCC器件302和304的尺寸与AEC器件306和308上的电容之间的比率确定了高频工作的程度。
除了AEC器件306和308之外，其他类型的AEC器件也在本公开的一个或多个实施例的范围内。例如，图7是包含AEC器件702的示例性DCAP电路700的电路图，其中所述AEC器件702包括PFET，所述PFET具有连接到NG节点的栅极704、接地314的源极和漏极以及连接到VDD 310的主体。图8是包含AEC器件802的示例性DCAP电路800的电路图，其中所述AEC器件802包括NFET，所述NFET具有连接到PG节点的栅极804、连接到VDD 310的漏极和源极以及接地314的主体。图9是包含AEC器件702和802两者的示例性DCAP电路900的电路图。
AEC器件306、308、702和802能够以任何排列进行组合以产生DCAP电路。例如，图10是包含AEC器件702和AEC器件306的示例性DCAP电路1000的电路图，而图11是包含AEC器件802和AEC器件308的示例性DCAP电路1100的电路图。
图12是包含AEC器件306和802的另一示例性DCAP电路1200的电路图。在该示例中，两个AEC器件的栅极都连接到PG节点。图13是包含AEC器件308和702的另一示例性DCAP电路1300的电路图。在该示例中，两个AEC器件的栅极都连接到NG节点。
以上描述的并且在图3～5和图7～13中所示的去耦电容器电路能够使用任何合适的FET实现方式来实现。例如，电路300、400、500、700、800、900、1000、1100、1200和/或1300中的任何一个能够被实现为集成电路，该集成电路能够用于为VLSI系统的配电网络提供电源噪声抑制。电路300、400、500、700、800、900、1000、1100、1200或1300中的任何一个能够实现为所述VLSI系统的片上元件，或者实现为实施在专用集成电路上实现的片外元件，所述专用集成电路为位于单独芯片上的VLSI系统提供电源电压抑制。在其他实施例中，电路400、500、700、800、900、1000、1100、1200或1300中的任一个可以使用固态元件来构造。
图14示出了根据一个或多个实施例的方法。尽管本文所示的方法被表示为一系列的动作，但是本发明的创新性并不由所述动作的顺序来限制，因为一些动作可以按照不同的顺序和/或与本文所示出和描述的其他动作同时发生。例如，本领域技术人员将理解和明白的是，方法可以替代地表示为一系列相关的状态或事件，例如在状态图中。此外，并非所有示出的动作都是实现根据创新性的方法所需的。此外，当不同的实体执行方法的不同部分时，交互图可以表示根据本公开的方法。此外，所公开的示例性方法中的两个或更多个能够彼此结合来实施，以实现本文描述的一个或多个特征或优点。
图14是用于组装去耦电容器(DCAP)电路的一个实施例的流程图。DCAP电路能够用作例如配电网络(PDN)的部件。方法1400能够在框1402处开始，其中第一p沟道场效应晶体管(PFET)的源极和主体连接到电源电压(例如配电网络或需要电源噪声抑制的其他系统的电源电压)。在框1404处，第一n沟道场效应晶体管(NFET)的源极和主体接地。在框1406处，第一PFET的漏极连接到第一NFET的栅极。在框1408处，第一NFET的漏极连接到第一PFET的栅极。
在框1410处，第二PFET的漏极、源极和主体连接到电源电压。在框1412处，第二PFET的栅极连接到第一PFET的栅极。在框1414处，第二NFET的漏极、源极和主体接地。在框1416处，第二NFET的栅极连接到第一NFET的栅极。由框1402～1416产生的电路能够用于抑制电源噪声，并且能够实现高面积效率以及高频工作。
在一些实施例中，能够从电路中省略第二PFET或第二NFET(参见例如图4和图5)。也就是说，在一些实施例中，能够省略框1410和1412，而在其他实施例中，能够省略框1414和1416。
所公开的主题能够实现为一种制造方法、装置或制品，其使用通常的制造方法、编程或工程技术来产生硬件、固件、软件或其任何合适的组合来控制电子设备以实现所公开的主题。计算机可读介质能够包括硬件介质、软件介质、非暂时性介质或传输介质。
Claims (19)
1.一种去耦电容器电路，包括：
第一p沟道场效应晶体管PFET；
第一n沟道场效应晶体管NFET；以及
至少一个电容器件，
其中
所述第一PFET的第一PFET源极和第一PFET主体连接到电压源，
所述第一NFET的第一NFET源极和第一NFET主体接地，
所述至少一个电容器件连接到所述第一PFET的第一PFET栅极或所述第一NFET的第一NFET栅极中的至少一个，并且
所述至少一个电容器件的包含使得在不改变所述去耦电容器电路的频率响应的情况下增加了所述去耦电容器电路的面积效率；其中，
所述第一PFET的第一PFET漏极连接到所述第一NFET的第一NFET栅极，以及
所述第一NFET的第一NFET漏极连接到所述第一PFET的第一PFET栅极。
2.根据权利要求1所述的去耦电容器电路，其中，
所述至少一个电容器件包括第二PFET。
3.根据权利要求2所述的去耦电容器电路，其中
所述第二PFET的第二PFET漏极、第二PFET源极和第二PFET主体连接到所述电压源，以及
所述第二PFET的第二PFET栅极连接到所述第一PFET的第一PFET栅极。
4.根据权利要求1所述的去耦电容器电路，其中，
所述至少一个电容器件包括第二NFET。
5.根据权利要求4所述的去耦电容器电路，其中，
所述第二NFET的第二NFET漏极、第二NFET源极和第二NFET主体接地，以及
所述第二NFET的第二NFET栅极连接到所述第一NFET的第一NFET栅极。
6.根据权利要求2所述的去耦电容器电路，其中，
所述第二PFET的第二PFET源极和第二PFET漏极接地，
所述第二PFET的第二PFET主体连接到所述电压源，以及
所述第二PFET的第二PFET栅极连接到所述第一NFET的第一NFET栅极。
7.根据权利要求4所述的去耦电容器电路，其中，
所述第二NFET的第二NFET漏极和第二NFET源极连接到所述电压源，
所述第二NFET的第二NFET主体接地，以及
所述第二NFET的第二NFET栅极连接到所述PFET的第一PFET栅极。
8.根据权利要求1所述的去耦电容器电路，其中，所述电压源是配电网络的电压源。
9.根据权利要求8所述的去耦电容器电路，其中，所述去耦电容器电路是包括所述配电网络的超大规模集成电路(VLSI)系统的片上部件。
10.根据权利要求8所述的去耦电容器电路，其中，所述去耦电容器电路是包括所述配电网络的超大规模集成电路(VLSI)系统的片外部件。
11.一种抑制电源噪声的方法，包括：
将第一p沟道场效应晶体管PFET的第一源极和第一主体连接到电压源；
将n沟道场效应晶体管NFET的第二源极和第二主体接地；
将所述第一PFET的第一漏极连接到所述NFET的第一栅极；
将所述NFET的第二漏极连接到所述第一PFET的第二栅极；
将第二PFET的第三漏极、第三源极和第三主体连接到所述电压源；以及
将所述第二PFET的第三栅极连接到所述第一PFET的第二栅极。
12.根据权利要求11所述的方法，其中，所述NFET包括第一NFET，并且所述方法还包括：
将第二NFET的第四漏极、第四源极和第四主体接地；以及
将所述第二NFET的第四栅极连接到所述第一NFET的第一栅极。
13.根据权利要求11所述的方法，其中，将所述第一PFET的第一源极和第一主体连接到所述电压源包括连接到配电网络的电压源。
14.一种抑制电源噪声的系统，包括：
第一p沟道场效应晶体管PFET，其中，所述第一PFET的第一PFET源极和第一PFET主体连接到电压源；
第一n沟道场效应晶体管NFET，其中，所述第一NFET的第一NFET源极和第一NFET主体接地；以及
第二NFET，
其中
所述第一PFET的第一PFET漏极连接到所述第一NFET的第一NFET栅极，
所述第一NFET的第一NFET漏极连接到所述PFET的第一PFET栅极，
所述第二NFET的第二NFET漏极、第二NFET源极和第二NFET主体接地，以及
所述第二NFET的第二NFET栅极连接到所述第一NFET的第一NFET栅极。
15.根据权利要求14所述的系统，还包括第二PFET，其中，
所述第二PFET的第二PFET漏极、第二PFET源极和第二PFET主体连接到所述电压源，以及
所述第二PFET的第二PFET栅极连接到所述第一PFET的第一PFET栅极。
16.根据权利要求14所述的系统，其中，
所述第二NFET的包含使得在不增加所述第一PFET和所述第一NFET的沟道长度的情况下增加了所述系统的面积效率。
17.根据权利要求14所述的系统，其中，所述电压源是超大规模集成电路(VLSI)系统的配电网络的电压源。
18.根据权利要求17所述的系统，其中，所述系统是所述超大规模集成电路系统的片上部件。
19.根据权利要求17所述的系统，其中，所述系统是所述超大规模集成电路系统的片外部件。
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