JP6437674B2 - 高効率の半交差結合デカップリングキャパシタ - Google Patents

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Description

この開示は一般に、高動作周波数および高面積効率を提供する、電源ノイズを抑制するためのデカップリングキャパシタ回路設計に関する。
デカップリングキャパシタ(DCAP)は、超大規模集積(VLSI)設計のための電力配電ネットワーク(PDN)の重要なコンポーネントである。これらのデカップリングキャパシタは、キャパシタを通じてアクティブ回路素子によって引き起こされる電源ノイズを分流し、それによってアクティブになろうとしている回路の他の素子によって観察される電源ノイズを抑制する。
高い面積効率、堅固な電気特性、および適切に目標とされる動作周波数を含む、いくつかの考慮すべき事柄が、DCAP設計にとって重要である。しかしながら、いくつかのDCAP設計は、特にトランジスタ設計が、超ディープサブミクロンおよびフィンFETプロセスノードに入るにつれて、静電放電(ESD)事象(event)から損傷を受けやすい。その上、DCAPをESD損傷に対してより耐性があるようにすることを目的とする設計は、しばしば高面積効率と高周波数動作との間の固有のトレードオフによって妨げられる。
一実施形態では、面積効率を犠牲にすることなく高動作周波数をもたらすデカップリングキャパシタ(DCAP)回路が、提供される。高い動作周波数および面積効率の相反することもある設計要件を切り離すために、pチャンネル電界効果トランジスタ(PFET)およびnチャンネル電界効果トランジスタが、半交差結合(HCC)様式で接続され、結果として得られるHCC回路は、少なくとも1つの面積効率の良いキャパシタンス(AEC)デバイスによって補完される。半交差結合FETは、高周波数設計要件に対処し、一方AECデバイスは、高面積効率要件に対処する。結果として、HCC FETのサイズは、回路の動作周波数を面積効率とは無関係に設定することができ、一方AECデバイスのサイズは、面積効率を動作周波数とは無関係に設定することができる。それ故に、本明細書で述べられるDCAP設計は、いくつかの従来のDCAP設計に固有の動作周波数と面積効率との間の望ましくないトレードオフを除去する。
一実施形態は、第1のpチャンネル電界効果トランジスタ(PFET)と、第1のnチャンネル電界効果トランジスタ(NFET)と、少なくとも1つの容量性デバイスとを備えるデカップリングキャパシタ回路を提供し、第1のPFETの第1のPFETソースおよび第1のPFET本体は、電圧源に接続され、第1のNFETの第1のNFETソースおよび第1のNFET本体は、接地に接続され、少なくとも1つの容量性デバイスは、第1のPFETの第1のPFETゲートまたは第1のNFETの第1のNFETゲートのうちの少なくとも1つに接続され、少なくとも1つの容量性デバイスを含むことにより、デカップリングキャパシタ回路の周波数応答を変えることなくデカップリングキャパシタ回路の面積効率を増加させる。
第1のpチャンネル電界効果トランジスタ(PFET)の第1のソースおよび第1の本体を電圧源に接続するステップと、nチャンネル電界効果トランジスタ(NFET)の第2のソースおよび第2の本体を接地に接続するステップと、第1のPFETの第1のドレインをNFETの第1のゲートに接続するステップと、NFETの第2のドレインを第1のPFETの第2のゲートに接続するステップと、第2のPFETの第3のドレイン、第3のソース、および第3の本体を電圧源に接続するステップと、第2のPFETの第3のゲートを第1のPFETの第2のゲートに接続するステップとを含む、電源ノイズを抑制するための方法が、提供される。
一実施形態は、第1のpチャンネル電界効果トランジスタ(PFET)であって、第1のPFETの第1のPFETソースおよび第1のPFET本体は、電圧源に接続される、第1のpチャンネル電界効果トランジスタ(PFET)と、第1のnチャンネル電界効果トランジスタ(NFET)であって、第1のNFETの第1のNFETソースおよび第1のNFET本体は、接地に接続される、第1のnチャンネル電界効果トランジスタ(NFET)と、第2のNFETとを備える、電源ノイズを抑制するためのシステムを提供し、第1のPFETの第1のPFETドレインは、第1のNFETの第1のNFETゲートに接続され、第1のNFETの第1のNFETドレインは、PFETの第1のPFETゲートに接続され、第2のNFETの第2のNFETドレイン、第2のNFETソース、および第2のNFET本体は、接地に接続され、第2のNFETの第2のNFETゲートは、第1のNFETの第1のNFETゲートに接続される。
DCAP設計への例示的な手法を示す回路図である。 例示的な半交差結合DCAP設計手法を示す回路図である。 高面積効率および高周波数動作を提供する例示的なDCAP設計の回路図である。 単一のPFET AECデバイスを使用する例示的なDCAP設計の回路図である。 単一のNFET AECデバイスを使用する例示的なDCAP設計の回路図である。 AECデバイスの様々なサイズのための図3のDCAP回路についての周波数応答を例示するグラフである。 NGノードに結び付けられたゲート、接地に結び付けられたソースおよびドレイン、ならびにVDDに結び付けられた本体を有するPFETを備えるAECデバイスを含む例示的なDCAP設計の回路図である。 ノードPGに結び付けられたゲート、VDDに結び付けられたドレインおよびソース、ならびに接地に結び付けられた本体を有するNFETを備えるAECデバイスを含む例示的なDCAP設計の回路図である。 図7のPFET AECデバイスおよび図8のNFET AECデバイスを含む例示的なDCAP設計の回路図である。 図4の第1のPFET AECデバイスおよび図7の第2のPFET AECデバイスを含む例示的なDCAP設計の回路図である。 図5の第1のNFET AECデバイスおよび図8の第2のNFET AECデバイスを含む例示的なDCAP設計の回路図である。 図4のPFET AECデバイスおよび図8のNFET AECデバイスを含む例示的なDCAP設計の回路図である。 図5のNFET AECデバイスおよび図7のPFET AECデバイスを含む例示的なDCAP設計の回路図である。 デカップリングキャパシタ(DCAP)回路を製造するための一実施形態の流れ図を例示する図である。
DCAPはしばしば、アクティブ回路素子によって誘発される電圧源ノイズまたはリップルを抑制するためにVLSIシステムの電力配電ネットワークにおいて使用され、それによって素子を損傷するまたはそれらの機能を妨げることもある電源電圧変動から回路の他の素子をシールドする。堅固なDCAP設計は、高い面積効率、堅固な電気特性、および適切に目標とされる動作周波数によって特徴付けられる。オンダイのDCAP設計の場合は、目標とされる動作周波数は、その設計における動作周波数からゲートのスイッチングスルー(switching slew)に及び、それ故に電力配電ネットワークに使用されるDCAPの高動作周波数を構成する。
図1は、DCAP設計への1つの手法を例示する回路図である。この設計手法によると、pチャンネル電界効果トランジスタ(PFET)102のドレイン、ソース、および本体は、供給電圧106に直接結び付けられ、nチャンネル電界効果トランジスタ(NFET)104のドレイン、ソース、および本体は、接地に結び付けられる。PFET102のゲート110は、接地に結び付けられ、NFET104のゲート112は、供給電圧106に結び付けられる。この設計は、面積効率が良いまま、高い動作周波数まで電源ノイズを切り離すことができる。しかしながら、トランジスタ設計が、超ディープサブミクロンおよびフィンFETプロセスノードに入るにつれて、ゲート酸化物は、極めて薄くなる。その結果、図1での設計は、静電放電(ESD)事象に対して弱くなる可能性があり、それは、ゲート酸化物に損傷を引き起こし、電源および接地ノードをショートさせることもある。ゲート110および112は、電源および接地ノードに直接接続されるので、図1での設計は、ESDクランプの存在下でさえ、極度のESD事象に耐えることができないこともある。ポリシリコンよりもむしろ金属ゲート材料を使用する設計は、特にこの問題の影響を受けやすい。
図2は、PFETおよびNFETのドレインおよびゲートノードを半交差結合(HCC)様式で接続しながら、PFET202のソースおよび本体を供給電圧208に結び付け、NFET204のソースおよび本体を接地206に結び付けることによってこの問題に対処しようとする別のDCAP設計手法を例示する回路図である。すなわち、PFET202のドレイン210は、NFET204のゲート212に接続され、一方NFET204のドレイン214は、PFET202のゲート216に接続される。この設計は、供給電圧および接地ノードからゲートへのデバイスチャンネルを通じての抵抗経路を提供し、それによってESDクランプが、過剰な電荷を分流することができるまで、ESD事象の間ゲート酸化物を保護する。
しかしながら、図2での設計を使用すると、高面積効率および高周波数動作の両方を達成することは、困難である。これは、HCC接続性が、これらの2つの設計目標を直接対立する状態に置くからである。例えば、高面積効率を達成するために、PFET202およびNFET204は、ゲート面積を最大にするために大きいチャンネルを必要とするということになる。しかしながら、これらの大きいチャンネルは、抵抗をデカップリング経路に追加するということになり、それによってキャパシタ回路が達成することができる高周波数デカップリングの種類を制限する。もしチャンネル長さが、この関心事に対処するためにPFET202およびNFET204において低減されるならば、面積効率は、不利益をこうむるということになる。
その上、図2に描かれる設計のための大きいチャンネルは、高い立ち上がり時間をもたらすことになる。この高い立ち上がり時間は、HCCノードが、DCAPを機能させるために必要とする値と相反する状態に持ち上げられる、「デッド」ゾーンに起因し、その設計は、正しい状態値を設定するための2つのFET202および204のデバイス漏れ(device leakage)に依存する。大きいチャンネルは、このデバイス漏れを低減することになり、DCAPが有効となる前に立ち上がり時間の大きな増加をもたらす。
これらの問題および他の問題に対処するために、本明細書で述べられる1つまたは複数の実施形態は、高面積効率もまた達成しながら、HCC DCAPの電気特性によって提示される高周波数動作を持続するDCAP回路設計を提供する。図3は、高面積効率および高周波数動作を提供する、例示的なDCAP回路300の回路図である。この設計は、HCC構成に接続されるPFET302およびNFET304、ならびに面積効率の良いデカップリングキャパシタとしての役割を果たす面積効率の良いキャパシタンス(AEC)デバイス306および308を含む。AECデバイス306および308は、例えば第2のPFETおよび第2のNFETをそれぞれ備えることができる。AECデバイス306および308を適所に有すると、HCCデバイスは、高面積効率の相反する設計要件によって制限されることなく、高周波数応答を提供するために最適化されてもよい。
この設計によると、PFET AECデバイス306のドレイン、ソース、および本体は、供給電圧310に接続され、一方ゲート312は、HCC接続によって作成されるPGノードに接続される。NFET AECデバイス308のドレイン、ソース、および本体は、接地314に接続され、一方ゲート316は、HCC接続によって作成されるNGノードに接続される。
図3に描かれる回路300は、HCCデバイス(PFET302およびNFET304)のデバイスチャンネル長さが、それ故にPFETおよびNFETを通るデカップリング経路の対応する抵抗が低く保たれることを可能にし、それによって高周波数電源ノイズデカップリングを提供する。デバイスチャンネル長さを低く保つことはまた、HCCデバイスでの漏れも増加させ、それによってHCC接続性が、正しくない状態に初期化されるシナリオについて立ち上がり時間を低く保つ。
HCCデバイス302および304が、高周波数動作を達成する一方で、AECデバイス306および308は、高面積効率を提供するために最適化されてもよい。この関連で、AECデバイス306および308は、PFET302およびNFET304を通るデカップリング経路のチャンネル長さ(および抵抗)を変えることなく、それ故に回路300の動作周波数を変えることなく、高面積効率を提供するようなサイズにされてもよい。場合によっては、AECデバイス306および308を高面積効率のために最適化することは、大きい長さ(L)を有することに対応する。HCCデバイス302および304を使用して高周波数動作要件を満たし、AECデバイス306および308を使用して高面積効率要件を満たすことによって、図3に描かれる設計は、高周波数コンポーネントを面積効率の良いコンポーネントから効果的に解き放ち、設計が面積効率を犠牲にすることなく高周波数応用に対処するために最適化されることを可能にする。
回路300は、PFET302およびNFET304にそれぞれ対応する2つのAECデバイス306および308を含むけれども、いくつかの実施形態は、1つだけのAECデバイスを含んでもよい。図4は、PFET AECデバイス306だけが、HCC回路に接続される(NFET AECデバイス308を省略する)実施形態を例示し、一方図5は、NFET AECデバイス308だけが、接続される(PFET AECデバイス306を省略する)実施形態を例示する。
図6は、AECデバイス306および308の様々なサイズのための回路300についての周波数応答を例示するグラフ602である。グラフ602の各プロットは、AECデバイス306および308の所与のサイズについての周波数応答を表し、HCCデバイス302および304のサイズは、各プロットについて一定に保たれている。各シナリオについて、ロールオフ周波数ω、すなわち回路300のキャパシタンスがその有効性を失う周波数は、1/(RC)によって特徴付けられ、ただしRは、HCCデバイス302および304のサイズによって決定されるデカップリング経路の抵抗であり、Cは、AECデバイス306および308のサイズによって決定されるキャパシタンスである。AECデバイス306および308のキャパシタンスが、増加するにつれて、ロールオフ周波数ωは、減少する。一般設計考察として、AECデバイス306および308のサイズが、増加するにつれて、HCCデバイス302および304がまた、AECデバイスの増加するキャパシタンスについていくために増加されてもよく、それによって高周波数電源ノイズデカップリングを持続する。一般に、AECデバイス306および308上のキャパシタンスに対するHCCデバイス302および304のサイズ間の比は、高周波数動作の程度を決定する。
AECデバイス306および308に加えて、他の種類のAECデバイスもまた、この開示の1つまたは複数の実施形態の範囲内である。例えば、図7は、NGノードに結び付けられたゲート704、接地314に結び付けられたソースおよびドレイン、ならびにVDD310に結び付けられた本体を有するPFETを備えるAECデバイス702を含む、例示的なDCAP回路700の回路図である。図8は、ノードPGに結び付けられたゲート804、VDD310に結び付けられたドレインおよびソース、ならびに接地314に結び付けられた本体を有するNFETを備えるAECデバイス802を含む、例示的なDCAP回路800の回路図である。図9は、AECデバイス702および802の両方を含む、例示的なDCAP回路900の回路図である。
AECデバイス306、308、702、および802は、DCAP回路をもたらすために任意の順列に組み合わされてもよい。例えば、図10は、AECデバイス702およびAECデバイス306を含む、例示的なDCAP回路1000の回路図であり、一方図11は、AECデバイス802およびAECデバイス308を含む、例示的なDCAP回路1100の回路図である。
図12は、AECデバイス306および802を含む、別の例示的なDCAP回路1200の回路図である。この例では、両方のAECデバイスのゲートは、PGノードに接続される。図13は、AECデバイス308および702を含む、なお別の例示的なDCAP回路1300の回路図である。この例では、両方のAECデバイスのゲートは、NGノードに接続される。
上で述べられ、図3〜図5および図7〜図13に例示されるデカップリングキャパシタ回路は、任意の適切なFET実施を使用して具体化されてもよい。例えば、回路300、400、500、700、800、900、1000、1100、1200、および/または1300のいずれかは、VLSIシステムの電力配電ネットワークのための電源ノイズ抑制を提供するために使用されてもよい集積回路として具体化されてもよい。回路300、400、500、700、800、900、1000、1100、1200、または1300のいずれかは、そのようなVLSIシステムのオンチップコンポーネントとして、または別個のチップ上にあるVLSIシステムのための電源ノイズ抑制を提供する、専用の集積回路上に具体化されるオフチップコンポーネントとして実施されてもよい。他の実施形態では、回路300、400、500、700、800、900、1000、1100、1200、または1300のいずれかは、固体コンポーネントを使用して構成されてもよい。
図14は、1つまたは複数の実施形態による手順を例示する。本明細書で示される手順は、一連の行為として示されるが、いくつかの行為は、それに従って、本明細書で図示され、述べられるそれと異なる順番および/または他の行為と同時に起こってもよいので、本革新は、行為の順番によって制限されない。例えば、当業者は、手順が別法として、状態図などでの、一連の相互に関連する状態または事象と表されることもあり得ることを理解し、認識するであろう。その上、すべての例示される行為が、本革新による手順を実施するために必要とされるとは限らない。さらに、相互作用図は、完全に異なる実体が、手順の完全に異なる部分を規定するとき、主題の開示による手順、または方法を表してもよい。さらになお、開示される例示的な方法の2つ以上は、本明細書で述べられる1つもしくは複数の特徴または利点を成し遂げるために、互いに組み合わせて実施されてもよい。
図14は、デカップリングキャパシタ(DCAP)回路を組み立てるための実施形態の流れ図である。DCAP回路は、例えば電力配電ネットワーク(PDN)のコンポーネントとして使用されてもよい。方法1400は、ブロック1402から始まり、ここで第1のpチャンネル電界効果トランジスタ(PFET)のソースおよび本体は、供給電圧(例えば、電源ノイズ抑制を必要とする電力配電ネットワークまたは他のシステムの供給電圧)に接続される。ブロック1404において、第1のnチャンネル電界効果トランジスタ(NFET)のソースおよび本体は、接地に接続される。ブロック1406において、第1のPFETのドレインは、第1のNFETのゲートに接続される。ブロック1408において、第1のNFETのドレインは、第1のPFETのゲートに接続される。
ブロック1410において、第2のPFETのドレイン、ソース、および本体は、供給電圧に接続される。ブロック1412において、第2のPFETのゲートは、第1のPFETのゲートに接続される。ブロック1414において、第2のNFETのドレイン、ソース、および本体は、接地に接続される。ブロック1416において、第2のNFETのゲートは、第1のNFETのゲートに接続される。ブロック1402〜1416によってもたらされる回路は、電源ノイズを抑制するために使用されてもよく、高面積効率ならびに高周波数動作を達成することができる。
いくつかの実施形態では、第2のPFETまたは第2のNFETのどちらかは、回路から省略されてもよい(例えば、図4および図5を参照)。すなわち、いくつかの実施形態では、ブロック1410および1412は、省略されてもよく、一方他の実施形態では、ブロック1414および1416が、省略されてもよい。
開示される主題は、開示される主題を実施するための電子デバイスを制御するためにハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の適切な組み合わせを作成するための典型的な製造、プログラミングまたはエンジニアリング技法を使用する製造の方法、装置、または物品として実施されてもよい。コンピュータ可読媒体は、ハードウェア媒体、ソフトウェア媒体、非一時的媒体、または輸送媒体を含むことができる。
102 pチャンネル電界効果トランジスタ(PFET)
104 nチャンネル電界効果トランジスタ(NFET)
106 供給電圧
110 PFETのゲート
112 NFETのゲート
202 PFET
204 NFET
206 接地
208 供給電圧
210 PFETのドレイン
212 NFETのゲート
214 NFETのドレイン
216 PFETのゲート
300 DCAP回路
302 PFET、HCCデバイス
304 NFET、HCCデバイス
306 面積効率の良いキャパシタンス(AEC)デバイス、PFET AECデバイス
308 面積効率の良いキャパシタンス(AEC)デバイス、NFET AECデバイス
310 供給電圧、VDD
312 AECデバイス306のゲート
314 接地
316 AECデバイス308のゲート
400 回路
500 回路
602 回路300についての周波数応答を例示するグラフ
700 DCAP回路
702 AECデバイス
704 PFETのゲート
800 DCAP回路
802 AECデバイス
804 AECデバイスのゲート
900 DCAP回路
1000 DCAP回路
1100 DCAP回路
1200 DCAP回路
1300 DCAP回路
1400 方法

Claims (20)

  1. 第1のpチャンネル電界効果トランジスタ(PFET)と、
    第1のnチャンネル電界効果トランジスタ(NFET)と、
    少なくとも1つの容量性デバイスとを備えるデカップリングキャパシタ回路であって、
    前記第1のPFETの第1のPFETソースおよび第1のPFET本体は、電圧源に接続され、
    前記第1のNFETの第1のNFETソースおよび第1のNFET本体は、接地に接続され、
    前記少なくとも1つの容量性デバイスは、前記第1のPFETの第1のPFETゲートまたは前記第1のNFETの第1のNFETゲートのうちの少なくとも1つに接続され、
    前記少なくとも1つの容量性デバイスを含むことにより、前記デカップリングキャパシタ回路の周波数応答を変えることなく、前記デカップリングキャパシタ回路の面積効率を増加させる、デカップリングキャパシタ回路。
  2. 前記第1のPFETの第1のPFETドレインは、前記第1のNFETの前記第1のNFETゲートに接続され、
    前記第1のNFETの第1のNFETドレインは、前記第1のPFETの前記第1のPFETゲートに接続される、請求項1に記載のデカップリングキャパシタ回路。
  3. 前記少なくとも1つの容量性デバイスは、第2のPFETを備える、請求項2に記載のデカップリングキャパシタ回路。
  4. 前記第2のPFETの第2のPFETドレイン、第2のPFETソース、および第2のPFET本体は、前記電圧源に接続され、
    前記第2のPFETの第2のPFETゲートは、前記第1のPFETの前記第1のPFETゲートに接続される、請求項3に記載のデカップリングキャパシタ回路。
  5. 前記少なくとも1つの容量性デバイスは、第2のNFETを備える、請求項2に記載のデカップリングキャパシタ回路。
  6. 前記第2のNFETの第2のNFETドレイン、第2のNFETソース、および第2のNFET本体は、接地に接続され、
    前記第2のNFETの第2のNFETゲートは、前記第1のNFETの前記第1のNFETゲートに接続される、請求項5に記載のデカップリングキャパシタ回路。
  7. 前記第2のPFETの第2のPFETソースおよび第2のPFETドレインは、接地に接続され、
    前記第2のPFETの第2のPFET本体は、前記電圧源に接続され、
    前記第2のPFETの第2のPFETゲートは、前記第1のNFETの前記第1のNFETゲートに接続される、、請求項3に記載のデカップリングキャパシタ回路。
  8. 前記第2のNFETの第2のNFETドレイン、および第2のNFETソースは、前記電圧源に接続され、
    前記第2のNFETの第2のNFET本体は、接地に接続され、
    前記第2のNFETの第2のNFETゲートは、前記第1のPFETの前記第1のPFETゲートに接続される、請求項5に記載のデカップリングキャパシタ回路。
  9. 前記電圧源は、電力配電ネットワークの電圧源である、請求項1に記載のデカップリングキャパシタ回路。
  10. 前記電力配電ネットワークを備えた超大規模集積(VLSI)システムのオンチップコンポーネントである、請求項9に記載のデカップリングキャパシタ回路。
  11. 前記電力配電ネットワークを備えた超大規模集積(VLSI)システムのオフチップコンポーネントである、請求項9に記載のデカップリングキャパシタ回路。
  12. 電源ノイズを抑制するための方法であって、
    第1のpチャンネル電界効果トランジスタ(PFET)の第1のソースおよび第1の本体を電圧源に接続するステップと、
    nチャンネル電界効果トランジスタ(NFET)の第2のソースおよび第2の本体を接地に接続するステップと、
    前記第1のPFETの第1のドレインを前記NFETの第1のゲートに接続するステップと、
    前記NFETの第2のドレインを前記第1のPFETの第2のゲートに接続するステップと、
    第2のPFETの第3のドレイン、第3のソース、および第3の本体を前記電圧源に接続するステップと、
    前記第2のPFETの第3のゲートを前記第1のPFETの前記第2のゲートに接続するステップと
    を含む方法。
  13. 前記NFETは、第1のNFETを備え、前記方法は、
    第2のNFETの第4のドレイン、第4のソース、および第4の本体を接地に接続するステップと、
    前記第2のNFETの第4のゲートを前記第1のNFETの前記第1のゲートに接続するステップと
    をさらに含む、請求項12に記載の方法。
  14. 前記第1のPFETの前記第1のソースおよび前記第1の本体を前記電圧源に接続する前記ステップは、電力配電ネットワークの電圧源に接続するステップを含む、請求項12に記載の方法。
  15. 電源ノイズを抑制するためのシステムであって、
    第1のpチャンネル電界効果トランジスタ(PFET)であって、前記第1のPFETの第1のPFETソースおよび第1のPFET本体は、電圧源に接続される、第1のpチャンネル電界効果トランジスタ(PFET)と、
    第1のnチャンネル電界効果トランジスタ(NFET)であって、前記第1のNFETの第1のNFETソースおよび第1のNFET本体は、接地に接続される、第1のnチャンネル電界効果トランジスタ(NFET)と、
    第2のNFETと
    を備え、
    前記第1のPFETの第1のPFETドレインは、前記第1のNFETの第1のNFETゲートに接続され、
    前記第1のNFETの第1のNFETドレインは、前記PFETの第1のPFETゲートに接続され、
    前記第2のNFETの第2のNFETドレイン、第2のNFETソース、および第2のNFET本体は、接地に接続され、
    前記第2のNFETの第2のNFETゲートは、前記第1のNFETの前記第1のNFETゲートに接続される、システム。
  16. 第2のPFETをさらに備え、
    前記第2のPFETの第2のPFETドレイン、第2のPFETソース、および第2のPFET本体は、前記電圧源に接続され、
    前記第2のPFETの第2のPFETゲートは、前記第1のPFETの前記第1のPFETゲートに接続される、請求項15に記載のシステム。
  17. 前記第2のNFETを含むことにより、前記第1のPFETおよび前記第1のNFETのチャンネル長さを増加させることなく、前記システムの面積効率を増加させる、請求項15に記載のシステム。
  18. 前記電圧源は、超大規模集積(VLSI)システムの電力配電ネットワークの電圧源である、請求項15に記載のシステム。
  19. 前記VLSIシステムのオンチップコンポーネントである、請求項18に記載のシステム。
  20. 前記VLSIシステムのオフチップコンポーネントである、請求項18に記載のシステム。
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