JP6710687B2 - 大きな抵抗に関するサブスレショルド金属酸化膜半導体 - Google Patents

Description

関連出願の相互参照

[0001] 本願は、２０１５年３月９日に出願された米国特許出願第１４／６４２，３０９号への優先権を主張し、それは、「SUBTHRESHOLD METAL OXIDE SEMICONDUCTOR FOR LARGE RESISTANCE」と題され、２０１４年１２月１０日に出願された米国仮特許出願第６２／０８９，９２７号の利益を主張し、それらは両方、それらの全文が参照により本明細書に組み込まれる。

[0002] 本開示のある特定の複数の態様は、一般に、電子回路、さらに特には、大きな電気抵抗値を生成しおよび利用するための回路に関連する。

[0003] 電気抵抗は、媒体を通じた電流フローの逆相（opposition）である。電気抵抗は、様々な電気回路に使用され、いくつかの異なる複数のやり方において、生成され得る。炭素、フィルム、および巻き線型の抵抗器は、利用可能な抵抗器のタイプのごくわずかな例である。しかしながら、これらの抵抗器のタイプのうちのいくつかは、集積回路（ＩＣ）において大きな抵抗値を生成することに関しては実用的（practical）でない可能性がある。代わりに、ポリシリコン（poly-silicon）のような材料（materials）は、ＩＣにおいて２つのノード間で電流のフローを制限するために使用され得る。加えて、トランジスタもまた、抵抗の特性（resistive characteristics）を有する。たとえば、電気抵抗は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：a metal-oxide-semiconductor field-effect transistor）のソース端子とドレインとの間に存在し得る。この抵抗は、トランジスタがトライオード領域（triode region）において動作されるようにＭＯＳＦＥＴのゲート対ソース電圧（Ｖ_ＧＳ：gate-to-source voltage）を制御することによって修正され得る。

[0004] 本開示のある特定の複数の態様は、一般に、大きな電気抵抗値を生成しおよび利用することに関連する。本明細書において使用される場合、大きな電気抵抗は、一般に、１ＭΩよりも大きい抵抗を指す。

[0005] 本開示のある特定の複数の態様は、大きな電気抵抗を有する回路を提供する。
回路は、一般に、ゲート、回路の第１のノードと接続されたソース、および回路の第２のノードと接続されたドレインを有する第１のトランジスタと、第１のトランジスタのソースとゲートとの間に接続された電圧制限デバイス、ここにおいて、デバイスは、順方向バイアスされる場合、第１のトランジスタがサブスレショルド領域において動作するように、第１のトランジスタのゲート対ソース電圧（Ｖ_ＧＳ）を制限するように構成される、と、電流で電圧制限デバイスをバイアスするように構成された第２のトランジスタ、ここにおいて、第２のトランジスタのドレインは、第１のトランジスタのゲートと接続され、第２のトランジスタのゲートは、第１のノードと接続され、および第２のトランジスタのソースは、電位（electric potential）と接続される、とを含む。

[0006] ある特定の複数の態様に従うと、電圧制限デバイスは、ダイオード接続トランジスタを備える。ある特定の複数の態様に関して、ダイオード接続トランジスタのドレインおよびゲートは、第１のトランジスタのゲートと接続され、ダイオード接続トランジスタのソースは、第１のトランジスタのソースと接続される。ある特定の複数の態様に関して、ダイオード接続トランジスタのバルク（a bulk）およびソースは、互いに接続される。

[0007] ある特定の複数の態様に従うと、第１のトランジスタのバルクおよびソースは、互いに接続される。

[0008] ある特定の複数の態様に従うと、回路は、第１のトランジスタと平行に接続された第３のトランジスタをさらに含む。第３のトランジスタのゲートは、第１のトランジスタのバイパスを制御するように構成され得る。ある特定の複数の態様に関して、第３のトランジスタのソースおよびバルクは、互いに接続される。

[0009] ある特定の複数の態様に従うと、回路は、第２のノードと電気接地との間に接続されたキャパシタをさらに含む。ある特定の複数の態様に関して、回路は、フィルタを備え、第１のノードは、フィルタの入力であり、第２のノードは、フィルタの出力である。

[0010] ある特定の複数の態様に従うと、その電位は、電気接地（an electrical ground）である。他の複数の態様に関して、電位は、異なる基準電圧であり得る。たとえば、電位は、電源電圧であり得る。

[0011] ある特定の複数の態様に従うと、第１のトランジスタは、ＰＭＯＳトランジスタである。ある特定の複数の態様に関して、電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタから成る（composed of）。この事例において、第２のトランジスタは、ＮＭＯＳトランジスタであり得る。ある特定の複数の態様に関して、電圧制限デバイスは、第１のトランジスタのソースと接続されたアノードおよび第１のトランジスタのゲートと接続されたカソードを有するダイオードを備える。

[0012] ある特定の複数の態様に従うと、第１のトランジスタは、ＮＭＯＳトランジスタである。ある特定の複数の態様に関して、電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタから成る。この事例において、第２のトランジスタは、ＰＭＯＳトランジスタであり得る。ある特定の複数の態様に関して、電圧制限デバイスは、第１のトランジスタのゲートと接続されたアノードおよび第１のトランジスタのソースと接続されたカソードを有するダイオードを備える。

[0013] 本開示のある特定の複数の態様は、大きな電気抵抗を生成するための方法を提供する。方法は、一般に、ゲート、回路の第１のノードと接続されたソース、および回路の第２のノードと接続されたドレインを有する第１のトランジスタを提供することと、電流をソースまたはシンクする（source or sink）ように第２のトランジスタを制御すること、ここにおいて、第２のトランジスタのドレインは、第１のトランジスタのゲートと接続され、第２のトランジスタのゲートは、回路の第１のノードと接続され、および、第２のトランジスタのソースは、電位と接続される、と、電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、電圧制限デバイスは、第１のトランジスタのソースとゲートとの間に接続され、電圧制限デバイスは、順方向バイアスされるとき、第１のトランジスタがサブスレショルド領域において動作するように、第１のトランジスタのＶ_ＧＳを制限するように構成される、とを含む。

[0014] 本開示の上記された特徴が詳細に理解されることができるように、上記において簡潔に要約された、より詳細な説明が、複数の態様への参照によりなされ得、それらのうちのいくつかは、添付された図面内において例示される。しかしながら、添付された図面は、本開示のある特定の典型的な複数の態様のみを例示しており、したがって、その説明が他の同等に効果的な（effective）複数の態様を認め得ることから、それの範囲を限定するものと考慮されるべきではないことに留意されたい。

[0015] 図１Ａは、例となる抵抗器−キャパシタ（ＲＣ：resistor-capacitor）回路の先行技術の回路図であり、それは、大きな抵抗値を生成するために、ポリシリコン抵抗器を使用し得る。 [0016] 図１Ｂは、図１ＡのＲＣ回路をインプリメントする先行技術の回路図であり、ここで、抵抗器は、カスケードされた（cascaded）複数のトランジスタのアレイに取って代わられる（replaced with）。 [0017] 図２は、本開示のある特定の複数の態様に従って、複数の大きな電気抵抗値を有する複数の抵抗器として機能する複数のトランジスタ構成の例となる複数の回路図を提供する。 [0018] 図３は、本開示のある特定の複数の態様に従って、ＰＭＯＳトランジスタ、バイアス回路、および急速充電スイッチ（a fast charge switch）を有する例となる効果的な（effective）ＲＣ回路の回路図である。 [0019] 図４は、本開示のある特定の複数の態様に従って、ＮＭＯＳトランジスタ、バイアス回路、および急速充電スイッチを有する例となる効果的なＲＣ回路の回路図である。 [0020] 図５は、本開示のある特定の複数の態様に従って、電流ミラーのローパスＲＣフィルタにおける抵抗として図２に例示された主にＰＭＯＳ構成の例となる使用法の回路図である。 [0021] 図６は、本開示のある特定の複数の態様に従って、大きな電気抵抗値を生成するための例となる複数の動作のフロー図である。

詳細な説明

[0022] 本開示の様々な態様が以下に説明される。本明細書での教示が多種多様の形態で具現化され得ること、および、本明細書に開示されている任意の特定の構造、機能、またはその両方が、見本にすぎないことは、明らかであろう。本明細書での教示に基づいて、当業者は、本明細書に開示された態様が、任意の他の複数の態様とは独立してインプリメントされ得ること、および、これらの態様のうちの２つ以上が、様々な方法で組み合わされ得ることを理解するはずである。たとえば、本明細書に述べられる任意の数のそれらの態様を使用して、装置はインプリメントされ得、または、方法は実践（practice）され得る。さらに、他の構造、機能、あるいは、本明細書に述べられる複数の態様のうちの１つまたは複数に加えた、またはそれ以外の、構造および機能を使用して、そのような装置はインプリメントされ得、または、そのような方法は実践され得る。さらに、ある態様は、１つの請求項の少なくとも１つのエレメントを備え得る。

[0023] 「例示的（exemplary）」という単語は、本明細書において、「例（example）、事例（instance）、または実例（illustration）として役立つこと」を意味するように使用される。「例示的」なものとして本明細書に説明された何れの態様も、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきではない。
［例となる大きな抵抗に関するサブスレショルド金属酸化膜半導体（ＭＯＳ）]

[0024] 多くの無線周波数集積回路（ＲＦＩＣ：radio frequency integrated circuit）ブロックおよび他の回路において、設計者らは、異なる複数の理由のために複数の抵抗器−キャパシタ（ＲＣ）フィルタを使用する。たとえば、フェーズロックループ（ＰＬＬ：a phase-locked loop）において、ＲＣフィルタは、ノイズをフィルタするために広範囲に使用される。しかしながら、非常に低い周波数ノイズをフィルタするために、非常に高いＲＣ時定数（time constant）が、メガオーム（ＭΩ）で大きな電気抵抗（Ｒ）値または数十ピコファラッド（ｐＦ）で大きなキャパシタンス（Ｃ）値のいずれかを有することよって、使用され得る。しかしながら、大きく値付けされた（large-valued）ＲおよびＣコンポーネントは、典型的に、かなりの量（considerable amounts）の集積回路（ＩＣ）のリアルエステート（integrated circuit(IC)real estate）を占める（take up）。典型的に、抵抗器の表面積は、同じＲＣ時定数に関して、キャパシタの表面積よりもよりよいトレードオフを有するので、キャパシタンスではなく（rather than）抵抗を増加することは、有利である。

[0025] たとえば、図１ＡのＲＣ回路図１００において例示されるように、大きく値付けられた（たとえば、約（on the order of）２０ＭΩの抵抗値を有する）ポリシリコン（ポリ）抵抗器Ｒは、使用され得る。しかしながら、上記で述べられるように、ポリ抵抗器Ｒは、ＩＣにおいて、かなりの量の面積を占め得る。一代替として、大きな抵抗値は、図１Ｂにおいて例示されるように、トライオード領域において動作する複数のトランジスタ１０２（たとえば、ＮＭＯＳまたはＰＭＯＳ）をカスケードする（cascading）ことによって、達せられ（attained）得る。直列に（in series）カスケードされた複数のトランジスタに関して、合計の抵抗値を獲得するために、各トランジスタからの抵抗値は、合計（summed）され得る。しかしながら、大きな合計の抵抗値を獲得するために、多くの数の（a large number of）トランジスタが、使用され得る。このように、大きな抵抗の値を実現するために複数のトランジスタをカスケードすることはまた、かなりの量のＩＣのリアルエステートを占める。

[0026] したがって、必要とされることは、面積の消費を減らしながら（with reduced area consumption）、大きな抵抗値を生成するための複数の技術および装置である。

[0027] ある特定の複数の態様は、サブスレショルド領域においてバイアスされる極めて小さな（tiny）金属酸化膜半導体（ＭＯＳ）デバイスを採用することに関与しながら、大きなポリ抵抗器に取って代わることへのロバストなアプローチを提供する。ＭＯＳデバイスの抵抗は、処理、電圧、および温度（ＰＶＴ）上で制御されることができる。本明細書で述べられるようにサブスレショルドでＭＯＳを使用することは、上記で述べられた複数のポリ抵抗器の使用、それは、大きな面積のオーバヘッド（large area overhead）を有する、に取って代わり得る。その上、ＭＯＳは、複数のポリ抵抗器が提供（offer）できるよりもはるかに大きな抵抗値を有することができ、それによって、潜在的に、より大きい面積の減少までも（even greater area reduction）提供するので、サブスレショルドでＭＯＳを使用することによって、より低いキャパシタンスもまた、ＲＣフィルタにおいて使用され得る。

[0028] 図２は、大きな電気抵抗値を有する複数の抵抗器として機能する複数のトランジスタ構成の例となる回路図を提供する。図２は、大きな電気抵抗値を有する抵抗器と同等の例となる回路２０２を例示する。その直列抵抗は、サブスレショルド領域において動作するＰチャネル型（p-channel）ＭＯＳ（ＰＭＯＳ）電界効果トランジスタ（ＭＯＳＦＥＴ）２１０（効果的には（effectively）、ＰＭＯＳ抵抗器」）を用いて、生成される。たとえば、ＰＭＯＳトランジスタ２１０のソースは、第１のノード２１４（たとえば、入力電圧ノード）に接続され得、一方で、ドレインは、第２のノード２１６（たとえば、出力電圧ノード）に接続され得る。したがって、ＰＭＯＳトランジスタ２１０のソースとドレインとの間の抵抗は、第１のノード２１４と第２のノード２１６との間で高い抵抗に達するために使用され得る。

[0029] ＰＭＯＳトランジスタ２１０は、ＰＭＯＳトランジスタ２１０のソースおよびゲートと接続されたバイアス回路２０６によって、サブスレショルド領域においてバイアスされ得る。バイアス回路２０６は、電圧制限デバイスを用いて、ＰＭＯＳトランジスタ２１０のソース（Ｖ_ＧＳ）とゲートとの間で電圧電位を制限し得る。ある特定の複数の態様において、電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタ２２４（「ＰＭＯＳダイオード」と呼ばれる）を備え得、それにおいて、ＰＭＯＳトランジスタ２２４のドレインおよびゲートは、互いにショートされる（shorted）。回路２０２において例示されるように、ＰＭＯＳトランジスタ２２４のゲートおよびドレインは、ＰＭＯＳトランジスタ２１０のゲートと接続され得、一方で、ＰＭＯＳトランジスタ２２４のソースは、ＰＭＯＳトランジスタ２１０のソースおよび第１のノード２１４と接続され得る。ある特定の複数の態様において、電圧制限デバイスは、ＰＭＯＳトランジスタ２１０のソースと接続されたアノードおよびＰＭＯＳトランジスタ２１０のゲートと接続されたカソードを有するダイオード（図示せず）を備え得る。

[0030] その上、バイアス回路２０６は、ＰＭＯＳトランジスタ２２４のドレインおよびＰＭＯＳトランジスタ２１０のゲートと接続されたドレイン、および基準電位（たとえば、電気接地）と接続されたソースを有する、電流制限Ｎチャネル型（ＮＭＯＳ：a current-limiting n-channel MOS）トランジスタ２１２をさらに備え得る。電流制限トランジスタ２１２のゲートは、第１のノード２１４と接続され得る。電流制限トランジスタ２１２は、少ないドレイン対ソース電流を有するように構成され得る。ある特定の複数の態様において、リーク電流（leakage current）を減らす目的で（in an effort to）、ＰＭＯＳトランジスタ２１０のソースおよびバルクは、互いに接続され得る。同様に、ダイオード接続ＰＭＯＳトランジスタ２２４のソースおよびバルクは、互いに接続され得る。

[0031] 他の複数の態様に関して、図２の回路２０４において例示されるように、大きな抵抗は、サブスレショルド領域において動作するＮＭＯＳトランジスタ２２０を使用して、生成され得る。ＮＭＯＳトランジスタ２２０（効果的な「ＮＭＯＳ抵抗器」）は、ノード２１４および２１６の間に接続され得る。回路２０２と同様に、バイアス回路２１８は、ＮＭＯＳトランジスタ２２０のゲートおよびソースと接続され得、サブスレショルド領域においてＮＭＯＳトランジスタ２２０をバイアスするために利用され得る。

[0032] バイアス回路２１８は、電圧制限デバイスを用いて、ＮＭＯＳトランジスタ２２０のソース（Ｖ_ＧＳ）とゲートとの間で電圧電位を制限し得る。ある特定の複数の態様において、電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタ２２６（「ＮＭＯＳダイオード」と呼ばれる）を備え得、それにおいて、ＮＭＯＳトランジスタ２２６のドレインおよびゲートは、互いにショートされる。ＮＭＯＳトランジスタ２２６のゲートおよびドレインは、ＮＭＯＳトランジスタ２２０のゲートと接続され得、一方で、ＮＭＯＳトランジスタ２２６のソースは、ＮＭＯＳトランジスタ２２０のソースとおよび第１のノード２１４と接続され得る。ある特定の複数の態様において、電圧制限デバイスは、ＮＭＯＳトランジスタ２２０のゲートと接続されたアノードおよびＮＭＯＳトランジスタ２２０のソースと接続されたカソードを有するダイオード（図示せず）を備え得る。その上、バイアス回路２１８は、ＮＭＯＳトランジスタ２２０のゲートおよび電源電圧（たとえば、Ｖ_ＳＳ）と接続されたソースと接続されたドレインを有する電流制限ＰＭＯＳトランジスタ２２２をさらに備え得る。電流制限ＰＭＯＳトランジスタ２２２のゲートは、第１のノード２１４と接続され得る。電流制限ＰＭＯＳトランジスタ２２２は、少ないソース対ドレイン電流を有するように構成され得る。ある特定の複数の態様に関して、ＮＭＯＳトランジスタ２２２のソースおよびバルクは、互いに接続され得る。同様に、ダイオード接続ＮＭＯＳトランジスタ２２６のソースおよびバルクは、図２において示されないが、互いに接続され得る。

[0033] 本開示のある特定の複数の態様は、回路２０２にＰＭＯＳトランジスタ３０４を追加する、ここで、図３において例示されるように、ＰＭＯＳトランジスタ３０４は、急速充電（ＦＣ）スイッチとして機能するように構成され、およびＰＭＯＳトランジスタ２１０と平行に接続され得る。たとえば、ＰＭＯＳトランジスタ３０４のソースは、ＰＭＯＳトランジスタ２１０のドレインと接続され得、一方で、ＰＭＯＳトランジスタ３０４のドレインは、ＰＭＯＳ抵抗器２１０のソースと接続され得る。ＰＭＯＳトランジスタ３０４のゲートは、回路を効果的にショートして、およびＰＭＯＳトランジスタ２１０のドレイン対ソース抵抗をバイパスするために、飽和状態の（saturation）（アクティブな）領域におけるＰＭＯＳトランジスタ３０４をバイアスするように駆動され得る。したがって、ＰＭＯＳトランジスタ３０４を飽和状態に（in saturation）すること（placing）によって、キャパシタ３０２は、増加された速度（それゆえに、「急速充電スイッチ」という用語）において、チャージされ得る。ある特定の複数の態様において、ＰＭＯＳトランジスタ３０４のソースおよびバルクは、リーク電流を減らす目的で、互いに接続され得る。

[0034] 同様に、他の複数の態様は、図４において例示されるように、回路２０４にＮＭＯＳトランジスタ４０４を追加し、ここで、ＮＭＯＳトランジスタ４０４は、ＦＣスイッチとして機能するように構成され、およびＮＭＯＳトランジスタ２２０と平行に接続され得る。ある特定の複数の態様において、ＮＭＯＳトランジスタ４０４のバルクおよびソースは、リーク電流を減らす目的で、互いに接続され得る。その上、ＮＭＯＳトランジスタ４０４は、基板のリーク電流（substrate leakage current）を減らすためのディープＮウェルＮＭＯＳトランジスタ（a deep n-well NMOS transistor）であり得る。

[0035] 図５は、本開示のある特定の複数の態様に従って、電流ミラーの一次ローパスフィルタ（first order low-pass filter）における抵抗としての回路２０２の例となる使用法を例示する回路５００である。電流ミラーは、入力電流に比例する（proportional to）高インピーダンス出力電流を提供する電流増幅器の一タイプである。出力電流（Ｉｏｕｔ）は、典型的に、高ゲインに関する負荷を駆動するために使用される。図５に示されるような単純な（simple）電流ミラーは、一般に、トランジスタ５０２、５０４の対から成り、その対のゲートは、互いに結び付けられており、および入力トランジスタ５０２のドレインにおける入力電圧ノードに結び付けられている。図５において、トランジスタ５０２、５０４のゲートは、サブスレショルド領域において動作するＰＭＯＳ抵抗器によって生成された大きな電気抵抗を介して獲得された、大きなＲＣ時定数を有するローパスフィルタ（a low-pass filter）と接続される。この大きなＲＣ時定数は、ノイズおよび他の高い複数の周波数がキャパシタＣを介して接地（ground）に短絡（shunted）されるように、非常に低いカットオフ周波数（cutoff frequency）を有する極（a pole）を作成するのに対して、トランジスタ５０２、５０４のゲートは、低い複数の周波数に関して、効果的に互いにショートされる。

[0036] トランジスタ５０２、５０４のソースは、両方のトランジスタに共通する（common to）基準電圧ノード（たとえば、図５における電気接地）に接続される。入力トランジスタ５０２のゲートおよびドレインは、互いに、および静止基準電流（a quiescent reference current）（Ｉｂｉａｓ）を提供する電流ソースに接続される。入力および出力トランジスタ５０２、５０４は、それらのゲートおよびソースを互いに結び付けさせる（tied together）ので、対応する出力電流（Ｉｏｕｔ）は、出力トランジスタ５０４の伝導経路において生じる（arises）。一般に、入力および出力トランジスタ５０２、５０４は、同一であり、電流において実質的なユニティゲインがある。そのような電流ミラーは、高ゲインの増幅ステージにおいて能動負荷を提供するために、通常、使用される。

[0037] 図６は、本開示のある特定の複数の態様に従って、回路の第１および第２のノードとの間で大きな電気抵抗を生成するための例となる複数の動作６００のフロー図を示す。複数の動作６００は、たとえば、回路２０２、２０４のような、上記に説明された複数の回路のうちのいずれかによって、行われ得る。

[0038] 複数の動作６００は、ブロック６０２において、第１のトランジスタを提供することによって、開始し得る。第１のトランジスタは、ゲート、回路の第１のノードと接続されたソース、および回路の第２のノードと接続されたドレインを有し得る。

[0039] ブロック６０４において、第２のトランジスタは、電流をソースまたはシンクするように制御され得る。第２のトランジスタのドレインは、第１のトランジスタのゲートと接続され得、第２のトランジスタのゲートは、回路の第１のノードと接続され得、および第２のトランジスタのソースは、電位（たとえば、電気接地または電源レール）と接続され得る。

[0040] ブロック６０６において、電圧制限デバイスは、電流で順方向バイアスされ得る。電圧制限デバイスは、第１のトランジスタのソースとゲートとの間に接続され得る。電圧制限デバイスは、順方向バイアスされるとき、第１のトランジスタがサブスレショルド領域において動作するように、第１のトランジスタのＶ_ＧＳを制限するように構成され得る。

[0041] 上記で説明された方法の様々な動作または方法は、対応する複数の機能を行うことが可能である任意の適した手段によって行われ得る。手段は、回路、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサを含むがそれらに限定されるわけではない、様々なハードウェアおよび／またはソフトウェアコンポーネント（単数または複数）および／またはモジュール（単数または複数）を含み得る。一般に、複数の図内において例示される複数の動作が存在する場合、それらの動作は、同様の番号を有する対応する相当するミーンズプラスファンクションコンポーネントを有し得る。

[0042] たとえば、電流をソースまたはシンクするための手段は、図２において描かれるＮＭＯＳトランジスタ２１２またはＰＭＯＳトランジスタ２２２のような、電流制限トランジスタを備える。トランジスタのゲート対ソース電圧（Ｖ_ＧＳ）を制限するための手段は、ダイオードまたはダイオード接続トランジスタ（たとえば、図２におけるＰＭＯＳトランジスタ２２４またはＮＭＯＳトランジスタ２２６）のような、電圧制限デバイスを含み得る。

[0043] 本明細書で使用される場合、「決定すること」という用語は、幅広い動作を包含する（encompasses）。たとえば、「決定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、ルックアップすること（たとえば、テーブル、データベースまたは別のデータ構造においてルックアップすること）、確かめることなどを含み得る。また、「決定すること」は、受信すること（たとえば、情報を受信すること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）などを含み得る。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立することなどを含み得る。

[0044] 本明細書で使用される場合、項目のリスト「のうちの少なくとも１つ」を指すフレーズは、複数の単一のメンバー（single members）を含む、それらの項目の任意の組み合わせを指す。一例として、「少なくともａ、ｂ、またはｃのうちのいずれか１つ」は、複数個（multiples of）の同じエレメントを用いた任意の組み合わせ（たとえば、ａ−ａ、ａ−ａ−ａ、ａ−ａ−ｂ、ａ−ａ−ｃ、ａ−ｂ−ｂ、ａ−ｃ−ｃ、ｂ−ｂ、ｂ−ｂ−ｂ、ｂ−ｂ−ｃ、ｃ−ｃ、およびｃ−ｃ−ｃ、または、ａ、ｂ，およびｃの任意の他の順序）と同様に、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、ａ−ｂ−ｃ、をカバーすることが意図される。

[0045] 本明細書に開示された方法は、説明された方法を達成するための１または複数のステップまたは動作を備える。複数の方法のステップおよび／または動作は、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、ステップまたはアクションの特定の順序が指定され（specified）ない限り、特定のステップおよび／またはアクションの順序および／または使用は、特許請求の範囲から逸脱することなく修正され得る。

[0046] 特許請求の範囲が上記で例示されたまさにその構成およびコンポーネントに限定されないことが理解されるべきである。様々な修正、変更、および変形が、上記に説明された方法および装置の配置、動作および詳細において、特許請求の範囲から逸脱することなく行われ得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 回路であって、
ゲート、前記回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタと、
前記第１のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記デバイスは、順方向バイアスされる場合、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（Ｖ _ＧＳ ）を制限するように構成される、と、
電流で前記電圧制限デバイスをバイアスするように構成された第２のトランジスタ、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記第１のノードと接続され、および
前記第２のトランジスタのソースは、電位と接続される、と
を備える、回路。
[Ｃ２] 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、Ｃ１に記載の回路。
[Ｃ３] 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、Ｃ２に記載の回路。
[Ｃ４] 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ３に記載の回路。
[Ｃ５] 前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ１に記載の回路。
[Ｃ６] 前記第１のトランジスタと平行に接続された第３のトランジスタをさらに備え、ここにおいて、前記第３のトランジスタのゲートは、前記第１のトランジスタのバイパスを制御するように構成される、Ｃ１に記載の回路。
[Ｃ７] 前記第３のトランジスタのソースおよびバルクは、互いに接続される、Ｃ６に記載の回路。
[Ｃ８] 前記第２のノードと電気接地との間に接続されたキャパシタをさらに備える、Ｃ１に記載の回路。
[Ｃ９] 前記回路は、フィルタを備え、前記第１のノードは、前記フィルタの入力であり、前記第２のノードは、前記フィルタの出力である、Ｃ８に記載の回路。
[Ｃ１０] 前記電位は、電気接地である、Ｃ１に記載の回路。
[Ｃ１１] 前記電位は、電源電圧である、Ｃ１に記載の回路。
[Ｃ１２] 前記第１のトランジスタは、ＰＭＯＳトランジスタである、Ｃ１に記載の回路。
[Ｃ１３] 前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備える、Ｃ１２に記載の回路。
[Ｃ１４] 前記第２のトランジスタは、ＮＭＯＳトランジスタである、Ｃ１３に記載の回路。
[Ｃ１５] 前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと接続されたアノードおよび前記第１のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、Ｃ１２に記載の回路。
[Ｃ１６] 前記第１のトランジスタは、ＮＭＯＳトランジスタである、Ｃ１に記載の回路。
[Ｃ１７] 前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備える、Ｃ１６に記載の回路。
[Ｃ１８] 前記第２のトランジスタは、ＰＭＯＳトランジスタである、Ｃ１７に記載の回路。
[Ｃ１９] 前記電圧制限デバイスは、前記第１のトランジスタの前記ゲートと接続されたアノードおよび前記第１のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、Ｃ１６に記載の回路。
[Ｃ２０] 方法であって、
ゲート、回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタを提供することと、
電流をソースまたはシンクするように第２のトランジスタを制御すること、ここにおいて、
前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
前記第２のトランジスタのゲートは、前記回路の前記第１のノードと接続され、および、
前記第２のトランジスタのソースは、電位と接続される、と
前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（Ｖ _ＧＳ ）を制限するように構成される、と、
を備える、方法。
[Ｃ２１] 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、Ｃ２０に記載の方法。
[Ｃ２２] 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、Ｃ２１に記載の方法。
[Ｃ２３] 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続され、前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、Ｃ２２に記載の方法。
[Ｃ２４] 前記第１のトランジスタと平行に接続された第３のトランジスタで前記第１のトランジスタのバイパスを制御すること、ここにおいて、前記第３のトランジスタのソースおよびバルクは、互いに接続される、
をさらに備える、Ｃ２０に記載の方法。
[Ｃ２５] 前記第１のトランジスタは、ＰＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備え、前記第２のトランジスタは、ＮＭＯＳトランジスタである、Ｃ２０に記載の方法。
[Ｃ２６] 前記第１のトランジスタは、ＮＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備え、前記第２のトランジスタは、ＰＭＯＳトランジスタである、Ｃ２０に記載の方法。

Claims (25)

1. 回路であって、
   ゲート、前記回路の第１のノードと接続されたソース、および前記回路の第２のノードと接続されたドレインを有する第１のトランジスタと、
   前記第１のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記電圧制限デバイスは、順方向バイアスされる場合、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（Ｖ_ＧＳ）を制限するように構成される、と、
   電流で前記電圧制限デバイスをバイアスするように構成された第２のトランジスタ、ここにおいて、
   前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
   前記第２のトランジスタのゲートは、前記第１のノードと接続され、および
   前記第２のトランジスタのソースは、電位と接続される、と、
   前記第１のトランジスタと平行に接続された第３のトランジスタ、ここにおいて、前記第３のトランジスタのゲートは、前記第１のトランジスタのバイパスするために、飽和状態の領域において前記第３のトランジスタをバイアスするように制御信号を受信するように構成される、と
   を備える、回路。
2. 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、請求項１に記載の回路。
3. 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、請求項２に記載の回路。
4. 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、請求項３に記載の回路。
5. 前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、請求項１に記載の回路。
6. 前記第３のトランジスタのソースおよびバルクは、互いに接続される、請求項１に記載の回路。
7. 前記第２のノードと電気接地との間に接続されたキャパシタをさらに備える、請求項１に記載の回路。
8. 前記回路は、フィルタを備え、前記第１のノードは、前記フィルタの入力であり、前記第２のノードは、前記フィルタの出力である、請求項７に記載の回路。
9. 前記電位は、電気接地である、請求項１に記載の回路。
10. 前記電位は、電源電圧である、請求項１に記載の回路。
11. 前記第１のトランジスタは、ＰＭＯＳトランジスタである、請求項１に記載の回路。
12. 前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備える、請求項１１に記載の回路。
13. 前記第２のトランジスタは、ＮＭＯＳトランジスタである、請求項１２に記載の回路。
14. 前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと接続されたアノードおよび前記第１のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、請求項１１に記載の回路。
15. 前記第１のトランジスタは、ＮＭＯＳトランジスタである、請求項１に記載の回路。
16. 前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備える、請求項１５に記載の回路。
17. 前記第２のトランジスタは、ＰＭＯＳトランジスタである、請求項１５に記載の回路。
18. 前記電圧制限デバイスは、前記第１のトランジスタの前記ゲートと接続されたアノードおよび前記第１のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、請求項１５に記載の回路。
19. 方法であって、
    回路の第１のノードで信号を受信すること、前記第１のノードは、第１のトランジスタのソースと結合され、第１のトランジスタは、ゲートを有し、ドレインは、前記回路の第２のノードと接続される、と、
    電流をソースまたはシンクするように第２のトランジスタを制御すること、ここにおいて、
    前記第２のトランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
    前記第２のトランジスタのゲートは、前記回路の前記第１のノードと接続され、および、
    前記第２のトランジスタのソースは、電位と接続される、と
    前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第１のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（Ｖ_ＧＳ）を制限するように構成される、と、
    前記第１のトランジスタと平行に接続され、前記第１のトランジスタのバイパスするために、飽和状態の領域において第３のトランジスタをバイアスする制御信号を受信すること、ここにおいて、前記第３のトランジスタのソースとバルクは互いに接続される、と を備える、方法。
20. 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、請求項１９に記載の方法。
21. 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第１のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第１のトランジスタの前記ソースと接続される、請求項２０に記載の方法。
22. 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続され、前記第１のトランジスタのバルクおよび前記ソースは、互いに接続される、請求項２１に記載の方法。
23. 前記第１のトランジスタは、ＰＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＰＭＯＳトランジスタを備え、前記第２のトランジスタは、ＮＭＯＳトランジスタである、請求項１９に記載の方法。
24. 前記第１のトランジスタは、ＮＭＯＳトランジスタであり、前記電圧制限デバイスは、ダイオード接続ＮＭＯＳトランジスタを備え、前記第２のトランジスタは、ＰＭＯＳトランジスタである、請求項１９に記載の方法。
25. 基準電位に接続された第１のｎチャネル金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）のソースと、前記第１のＮＭＯＳ ＦＥＴのゲートに接続された前記第１のＮＭＯＳ ＦＥＴのドレインと、入力基準信号を受信するように構成された前記ドレインとを有する同一トランジスタ対の前記第１のＮＭＯＳ ＦＥＴと、
    電気接地に接続されるソースと、ゲートと、出力電流を提供するように構成されたドレインとを有する前記同一トランジスタ対の第２のＮＭＯＳ ＦＥＴ、と、
    ゲートと、前記第１のＮＭＯＳ ＦＥＴの前記ゲートと接続されるソースと、前記第２のＮＭＯＳ ＦＥＴの前記ゲートと接続されるドレインとを有する第１のトランジスタと、
    前記第１のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記電圧制限デバイスは、順方向バイアスされる場合、前記第１のトランジスタがサブスレショルド領域において動作するように、前記第１のトランジスタのゲート対ソース電圧（Ｖ _ＧＳ ）を制限するように構成される、と、
    前記電圧制限デバイスをバイアスバイアスを提供するように構成された電流制限トランジスタ、ここにおいて、
    前記電流制限トランジスタのドレインは、前記第１のトランジスタの前記ゲートと接続され、
    前記電流制限トランジスタのゲートは、前記第１のＮＭＯＳ ＦＥＴのゲートと接続され、および
    前記電流制限トランジスタのソースは、電位ノードと接続される、と、
    前記第１のトランジスタと平行に接続された第３のトランジスタ、ここにおいて、前記第３のトランジスタのゲートは、前記第１のトランジスタのバイパスするために、飽和状態の領域において前記第３のトランジスタをバイアスするように制御信号を受信するように構成される、と
    を備える、回路。

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