JP2008262327A - ボルテージレギュレータ - Google Patents

Abstract

【課題】十分な過渡応答特性を有するボルテージレギュレータを提供する。
【解決手段】ソースが電圧入力端子１１に接続され、ドレインが電圧出力端子１２に接続された第１トランジスタＭ１と、出力電圧Ｖｏｕｔを分圧する分圧回路１４と、帰還電圧Ｖｆと基準電圧Ｖｒｅｆとを比較する第１差動増幅器１６と、入力端子が第１差動増幅器１６の出力端に接続され、出力端子が第１トランジスタＭ１のゲートに接続された第１ドライバー回路１７と、ドレインが第１ドライバー回路１７の出力端に接続され、ソースが基準電位端子１３に接続された第２トランジスタＭ２と、入力端子が第１差動増幅器１６の出力端に接続された第２ドライバー回路１８と、第１ドライバー回路１７の出力電圧Ｖ１と、第２ドライバー回路１８の出力電圧Ｖ２とを比較し、比較結果に応じて第２トランジスタＭ２を駆動する第２差動増幅器１９と、を具備する。
【選択図】図１

Description

本発明は、ボルテージレギュレータに関する。

ボルテージレギュレータは、電源と負荷との間に出力電圧調整用のブーストトランジスタを直列に接続し、ブーストトランジスタの導通を制御することにより、一定の出力電圧を負荷に供給している。

従来、ＣＭＯＳトランジスタで構成されるロードロップアウトプット特性のボルテージレギュレータでは、大電流を出力するためにブーストトランジスタとしてサイズの大きいｐチャネルパワーＭＯＳトランジスタが使用されている。
サイズの大きいｐチャネルパワーＭＯＳトランジスタのゲートには、構造上数１０ｐＦ〜１００ｐＦ程度の寄生容量が存在する。

ｐチャネルパワーＭＯＳトランジスタをｐチャネルＭＯＳトランジスタと電流源を有するドライバー回路で駆動する場合に、ゲート寄生容量の充電経路と放電経路の違いに起因して、ｐチャネルパワーＭＯＳトランジスタのゲート電圧の応答速度が、ゲート電圧が上昇するときと、ゲート電圧が下降するときで異なるという問題がある。

その結果、ｐチャネルパワーＭＯＳトランジスタのゲート電圧の上昇速度と下降速度が非対称になり、ボルテージレギュレータの出力電圧の過渡応答特性が悪いという問題がある。

これに対して、集積回路のノードにおけるデジタル信号の遷移エッジのスルーレートを低減する方法が知られている（例えば、特許文献１参照。）。

特許文献１に開示されたデジタル信号の遷移エッジのスルーレートを低減する方法は、出力段ＦＥＴを駆動するプレドライバＦＥＴの組を通る電流を制御することによって、出力パッドにおける信号のスルーレートを変化させている。
プログラマブル抵抗プレドライバ回路を用いて出力ドライバーの出力段を駆動し、出力段ＦＥＴを駆動するプレドライバ信号の勾配は、プレドライバＦＥＴのソース抵抗を変化させることによって制御している。

然しながら、特許文献１に開示された方法は、集積回路のパッド回路に関するものであり、ボルテージレギュレータについては何ら開示しておらず、また効果を奏しない。
特開２００３−６９４１５号公報

本発明は、十分な過渡応答特性を有するボルテージレギュレータを提供することを目的とする。

本発明の一態様のボルテージレギュレータは、第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、一端が前記電圧出力端子に接続された第１抵抗と一端が基準電位端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続された第１差動増幅器と、入力端子が前記第１差動増幅器の出力端に接続され、出力端子が前記第１トランジスタの制御電極に接続され、前記第１差動増幅器の出力に応じて前記第１トランジスタを駆動する第１ドライバー回路と、前記電圧出力端子に接続された負荷に流れる電流が増加したときに、前記第１トランジスタの制御電極に付随する容量に蓄積されている電荷を前記基準電位側にバイパスする過渡応答改善手段と、を具備することを特徴としている。

本発明の別態様のボルテージレギュレータは、第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、一端が前記電圧出力端子に接続された第１抵抗と一端が基準電位端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続された第１差動増幅器と、入力端子が前記第１差動増幅器の出力端に接続され、出力端子が前記第１トランジスタの制御電極に接続され、前記第１差動増幅器の出力に応じて前記第１トランジスタを駆動する第１ドライバー回路と、第１電極が前記第１ドライバー回路の出力端に接続され、第２電極が基準電位端子に接続された第２トランジスタと、入力端子が前記第１差動増幅器の出力端に接続された第２ドライバー回路と、一方の入力端が前記第１ドライバー回路の出力端に接続され、他方の入力端が前記第２ドライバー回路の出力端に接続され、前記第１ドライバー回路の出力と前記第２ドライバー回路の出力とを比較し、比較結果に応じて前記第２トランジスタを駆動する第２差動増幅器と、を具備することを特徴している。

本発明によれば、十分な過渡応答特性を有するボルテージレギュレータが得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係るボルテージレギュレータについて図１乃至図４を用いて説明する。図１はボルテージギュレータの構成を示す回路図、図２はボルテージレギュレータの動作原理を比較例と対比して示す等価回路図、図３はボルテージレギュレータの動作を比較例と対比して示すタイミングチャート、図４はボルテージレギュレータの第１差動増幅器を示す回路図、図５はボルテージレギュレータの第２差動増幅器を示す回路図である。

図１に示すように、本実施例のボルテージレギュレータ１０は、ソース（第１電極）が電圧入力端子１１に接続され、ドレイン（第２電極）が電圧出力端子１２に接続されたｐチャネル第１パワーＭＯＳトランジスタ（以後、第１トランジスタという）Ｍ１と、一端が電圧出力端子１２に接続された第１抵抗Ｒ１と一端が接地端子（基準電位端子）１３に接続された第２抵抗Ｒ２との直列回路を有し、電圧出力端子１２の出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆを出力する分圧回路１４と、を具備している。

更に、反転入力端子（一方の入力端子）が分圧回路１４の分圧点に接続され、非反転入力端子（他方の入力端子）が基準電圧発生回路１５に接続された差動増幅器１６と、入力端子が第１差動増幅器１６の出力端に接続され、出力端子が第１トランジスタのゲート（制御電極）に接続され、第１差動増幅器１６の出力に応じて第１トランジスタＭ１を駆動する第１ドライバー回路１７と、を具備している。

更に、入力端子が第１差動増幅器１６の出力端に接続された第２ドライバー回路１８と、非反転入力端子（一方の入力端）が第１ドライバー回路１７の出力端に接続され、反転入力端子（他方の入力端）が第２ドライバー回路１８の出力端に接続され、第１ドライバー回路１７の出力電圧Ｖ１と第２ドライバー回路１８の出力電圧Ｖ２とを比較し、比較結果を出力する第２差動増幅器１９と、ドレイン（第１電極）が第１ドライバー回路１７の出力端子に接続され、ソース（第２電極）が接地端子１３に接続され、ゲート（制御電極）が第２差動増幅器１９の出力端に接続されたｎチャネル第２ＭＯＳトランジスタＭ２（以後、第２トランジスタＭ２という）と、を具備している。

第１トランジスタＭ１は、大きな電流、例えば２００ｍＡ程度を出力するためにサイズが大きいので、サイズに応じて、例えばゲート幅Ｗ応じて数１０ｐＦ〜１００ｐＦ程度のゲート寄生容量Ｃｇｔを有している。

本明細書では、ゲート寄生容量Ｃｇｔとは、ゲート容量の他にゲートに接続される配線容量および電気部品とゲートとの間の浮遊容量なども含んだゲートに付随する容量を意味している。

第１ドライバー回路１７は、ソースが電圧入力端子１１に接続され、ゲートが第１差動増幅器１６の出力端子に接続されたｐチャネル第３ＭＯＳトランジスタＭ３（以後、第３トランジスタＭ３という）と、定電流源２０との直列回路を有し、定電流源２０の電流Ｉｃｓ１と第１トランジスタＭ１のゲート寄生容量Ｃｇｔを負荷とする反転増幅器として動作する。

第３トランジスタＭ３のゲートが、第１ドライバー回路１７の入力端子である。第３トランジスタＭ３のドレインと定電流源２０との接続ノードが、第１ドライバー回路１７の出力端子である。

第２ドライバー回路１８は、ソースが電圧入力端子１１に接続され、ゲートが第１差動増幅器１６の出力端子に接続されたｐチャネル第４ＭＯＳトランジスタＭ４（以後、第４トランジスタＭ４という）と、定電流源２１との直列回路を有し、定電流源２１の電流Ｉｃｓ２を負荷とする反転増幅器として動作する。

第４トランジスタＭ４のゲートが、第２ドライバー回路１８の入力端子である。第４トランジスタＭ４のドレインと定電流源２１との接続ノードが、第２ドライバー回路１８の出力端子である。

第４トランジスタＭ４と第２定電流源２１とを有する第２ドライバー回路１８は、第３トランジスタＭ３と第１定電流源２０を有する第１トライバー回路と同等の特性を有している。
具体的には、第３トランジスタＭ３と第４トランジスタＭ４とのサイズが等しく、第１定電流源２０と第２定電流源２１との電流が等しく設定されている。

電圧入力端子１１には、例えば電圧Ｖｉｎが６Ｖの電源２２が接続されている。電圧出力端子１２には、負荷２３、例えば動作電圧が１．５Ｖの集積回路が接続されている。

基準電圧発生回路１５は基準電圧Ｖｒｅｆとして、例えば出力電圧が１．２５Ｖのバンドギャップ電圧Ｖｂｇを出力するバンドギャップ電圧源である。

第１ドライバー回路１７は、第１差動増幅器１６の出力電圧Ｖ０を反転増幅し、反転増幅した出力電圧Ｖ１を第１トランジスタＭ１のゲートに供給し、第１トランジスタＭ１を駆動する。

第１トランジスタＭ１と、分圧回路１４と、差動増幅器１６とにより、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆが基準電圧Ｖｒｅｆに等しくなるように第１ドライバー回路１７を介して第１トランジスタＭ１のゲート電圧が制御され、出力電圧Ｖｏｕｔが所定の値に制御される。

ここで、第１抵抗Ｒ１と第２抵抗Ｒ２の比を、Ｒ１：Ｒ２＝１：５とすることにより、出力電圧Ｖｏｕｔ＝１．５Ｖが得られる。
第１抵抗Ｒ１および第２抵抗Ｒ２を低くするほど分圧回路１４の消費電流が増えるので、消費電流を抑えるために、第１抵抗Ｒ１および第２抵抗Ｒ２を高く、例えばＲ１＝５ＭΩ、Ｒ２＝１ＭΩ程度とすることが好ましい。

次に、ボルテージレギュレータ１０の動作原理について、等価回路図を用い、比較例と対比して説明する。
比較例とは、第２ドライバー回路１８、第２差動増幅器１９、第２トランジスタＭ２を有しないボルテージレギュレータを意味している。

本来、第３トランジスタＭ３のドレイン電圧の応答特性は、電圧が上昇するときと、下降するときで異なる時定数を有している。

図２（ａ）に示すように、本実施例および比較例とも、ｐチャネルである第３トランジスタＭ３のゲート電圧が低下すると、第３トランジスタＭ３のドレイン・ソース間はオン方向に動作するので、ドレイン電流が増加する。
増加したドレイン電流により、負荷となる第１トランジスタＭ１のゲート寄生容量Ｃｇｔが充電されるので、第３トランジスタＭ３のドレイン端子電圧が上昇する。

充電の時定数は、第３トランジスタＭ３のドレイン・ソース間のオン抵抗Ｒｄｓ３と第１トランジスタＭ１のゲート寄生容量Ｃｇｔおよび第１定電流源２０の電流Ｉｃｓ１で定まる。

図２（ｂ）に示すように、比較例では、第３トランジスタＭ３のゲート電圧が上昇すると、第３トランジスタＭ３のドレイン・ソース間はオフ方向に動作するので、ドレイン電流が減少する。
然し、第１定電流源２０が定電流Ｉｃｓ１を流そうとするので、第１トランジスタＭ１のゲート寄生容量Ｃｇｔに蓄積されていた電荷が引き抜かれ、第３トランジスタＭ３のドレイン電圧が下降する。

放電の時定数は、第１トランジスタＭ１のゲート寄生容量Ｃｇｔと第１定電流源２０の電流Ｉｃｓ１とで定まるが、充電の時定数より長くなる。

第１トランジスタＭ１のゲート電圧は、第３トランジスタＭ３のドレイン電圧に等しいため、出力電圧Ｖｏｕｔの上昇速度と下降速度が非対称になる。これが、ボルテージレギュレータの出力電圧の過渡応答特性が悪化する原因である。

これに対して、図２（ｃ）に示すように、本実施例では、第３トランジスタＭ３のゲート電圧が上昇するときに、後述するように第２ドライバー回路１８および差動増幅器１９により第２トランジスタＭ２がオンになるので、第２トランジスタＭ２のドレイン・ソース間のオン抵抗Ｒｄｓ２が並列に付加される。

その結果、オン抵抗Ｒｄｓ２を介してゲート寄生容量Ｃｇｔに蓄えられている電荷を接地端子１３側へバイパスする放電経路が生じるので、オン抵抗Ｒｄｓ２を小さくすることにより放電の時定数を大幅に短縮することが可能である。

次に、ボルテージレギュレータ１０の動作について、タイミングチャートを用い、比較例と対比して説明する。
図３に示すように、本実施例では、時刻ｔ１で、負荷電流ＩＬがステップ的に増大すると、出力電圧Ｖｏｕｔは、第１差動増幅器１６を含む負帰還ループが応答するまでの間、過渡的に低下する。

この過渡的な出力電圧Ｖｏｕｔの変化は、第１および第２抵抗Ｒ１、Ｒ２で分圧され、帰還電圧Ｖｆとして第１差動増幅器１６に入力され、基準電圧Ｖｒｅｆと比較される。

時刻ｔ２で、第１差動増幅器１６の出力電圧Ｖ０が立ち上がり、反転増幅器である第１ドライバー回路１７の出力電圧Ｖ１が、実線ａのように緩やかに下降し始める。
これは、第３トランジスタＭ３のドレインが第１トランジスタＭ１のゲートに接続されているので、ゲート寄生容量Ｃｇｔの影響を受けるためである。

第１ドライバー回路１７の出力電圧Ｖ１の下降に応じて、出力電圧Ｖｏｕｔは下降から緩やかな上昇に転じる。

同時に、反転増幅器である第２ドライバー回路１８の出力電圧Ｖ２が、実線ｂのように実線ａよりも急な勾配で下降し始める。
これは、第４トランジスタＭ４のドレインが第１トランジスタＭ１のゲートに接続されていないので、ゲート寄生容量Ｃｇｔの影響を受けないためである。

更に、第１ドライバー回路１７の出力電圧Ｖ１と第２ドライバー回路１８の出力電圧Ｖ２とに差が生じるので、第２差動増幅器１９の出力電圧Ｖ３が立ち上がり始め、出力電圧Ｖ１と出力電圧Ｖ２との差に応じて上昇する。

時刻ｔ３で、第２差動増幅器１９の出力電圧Ｖ３が第２トランジスタＭ２の閾値Ｖｔｈ２を超えると、第２トランジスタＭ２にドレイン電流Ｉｄ２が流れる。
第２トランジスタＭ２にドレイン電流Ｉｄ２が流れると、第２トランジスタＭ２のドレイン・ソース間のオン抵抗Ｒｄｓ２を介してゲート寄生容量Ｃｇｔに蓄積されていた電荷が接地端子１３側へ流れ出すので、第１ドライバー回路１７の出力電圧Ｖ１は実線ｃのように実線ａよりも急な勾配で減少する。

その結果、第１ドライバー回路１７の出力電圧Ｖ１の急な勾配での減少に応じて、出力電圧Ｖｏｕｔは緩やかな上昇から実線ｄのように急な勾配で上昇する。

時刻ｔ４で、第１ドライバー回路１７の出力電圧Ｖ１と第２ドライバー回路１８の出力電圧Ｖ２とが等しくなるので、第２差動増幅器１９の出力電圧Ｖ３がゼロになり、第２トランジスタＭ２のドレイン電流Ｉｄ２がゼロになる。

その結果、出力電圧Ｖｏｕｔの上昇が停止して、始めの値に回復する。これにより、低下した出力電圧Ｖｏｕｔが回復するまでの時間τ１は、τ１＝ｔ４−ｔ１となる。

一方、比較例では、時刻ｔ３以降も、第１ドライバー回路１７の出力電圧Ｖ１は、破線ｅに示すように緩やかに減少し続ける。
その結果、第１ドライバー回路１７の出力電圧Ｖ１に応じて、出力電圧Ｖｏｕｔは破線ｆに示すように緩やかに上昇し続ける。

時刻ｔ５で、第１ドライバー回路１７の出力電圧Ｖ１は一定の値に落ち着き、出力電圧Ｖｏｕｔは上昇を停止し、始めの値に回復する。これにより、低下した出力電圧Ｖｏｕｔが回復するまでの時間τ２は、τ２＝ｔ５−ｔ１となる。

時刻ｔ６で、負荷電流ＩＬがステップ的に減少すると、出力電圧Ｖｏｕｔは、第１差動増幅器１６を含む負帰還ループが応答するまでの間、過渡的に上昇する。

時刻ｔ７で、第１差動増幅器１６の出力電圧Ｖ０が立ち下がると、反転増幅器である第１ドライバー回路１７の出力電圧Ｖ１および第２ドライバー回路１８の出力電圧Ｖ２が、同じように上昇し始める。

出力電圧Ｖ１と出力電圧Ｖ２とは実線ｇのように同じ勾配で上昇するので、第２差動増幅器１９の出力電圧Ｖ３は変わらず、第２トランジスタＭ２はオフ状態を維持している。

その結果、出力電圧Ｖｏｕｔは出力電圧Ｖ１に応じて下降する。

時刻ｔ８で、第１ドライバー回路１７の出力電圧Ｖ１が元の値に回復すると、出力電圧Ｖｏｕｔの下降が停止して、始めの値に回復する。
これにより、上昇した出力電圧Ｖｏｕｔが回復するまでの時間τ３は、τ３＝ｔ８−ｔ６となる。

本実施例の第２トランジスタＭ２はオンされないので、上昇した出力電圧Ｖｏｕｔが回復するまでの時間τ３は、比較例と等しくなる。

このように、第２ドライバー回路１８の出力電圧Ｖ２に対して第１ドライバー回路１７の出力電圧Ｖ１の立下りが遅れる部分を誤差電圧として検出し、出力電圧Ｖ１が出力電圧Ｖ２より大きい間だけ、第２差動増幅器１９が第２トランジスタＭ２の閾値Ｖｔｈ２を超える出力電圧Ｖ３を供給している。

その結果、第１ドライバー回路１７の出力電圧Ｖ１は出力電圧Ｖ２に等しくなるまで低下し、第２ドライバー回路１８の出力電圧Ｖ２より低下することは無い。
出力電圧Ｖ１が出力電圧Ｖ２より大きくなると、第２トランジスタＭ２のゲート電圧はゼロになるので、出力電圧Ｖ１は下降するときにのみ、出力電圧Ｖ２に追従して変化する。

これにより、負荷電流ＩＬがステップ状に増加したときに、第１トランジスタＭ１のゲート寄生容量Ｃｇｔに蓄積されている電荷を接地電位側にバイパスし、過渡的に低下した出力電圧Ｖｏｕｔが回復するまでの時間が大幅に短縮される。

即ち、第２ドライバー回路１８と第２差動増幅器１９とにより、第１トライバー回路１７の出力端子に第１トランジスタＭ１のゲート寄生容量Ｃｇｔが存在していても、ゲート寄生容量Ｃｇｔに影響されることが無い。
従って、十分な過渡応答特性を有するボルテージレギュレータ１０を得ることが可能である。

図４は第１差動増幅器１６の構成を示す回路図である。
図４に示すように、第１差動増幅器１６は、ソースがｎチャネルＭＯＳトランジスタ３０（以後、トランジスタ３０という）を介して接地端子１３に共通接続された一対のｎチャネルＭＯＳトランジスタ３１、３２（以後、トランジスタ３１、トランジスタ３２という）と、ソースが電圧入力端子１１に共通接続されたｐチャネルＭＯＳトランジスタ３３（以後、トランジスタ３３という）およびｐチャネルＭＯＳトランジスタ３４（以後、トランジスタ３４という）を有するカレントミラー回路と、を備えている。

第１差動増幅器１６は、トランジスタ３０を定電流源とし、トランジスタ３１、３２を入力トランジスタとし、トランジスタ３３３、３４を能動負荷として構成されている。
第１差動増幅器１６において、トランジスタ３１のゲートが反転入力端子３５であり、トランジスタ３２のゲートが非反転入力端子３６であり、トランジスタ３１のドレインとトランジスタ３３のドレインとの接続ノードが出力端子３７であり、トランジスタ３０のゲートが制御端子３８である。

制御端子３８に供給される制御信号Ｖｃｓｌにより、トランジスタ３０の動作点が定められ、第１差動増幅器１６には一定の電流Ｑｃｓ１が流れる。

図５は第２差動増幅器１９の構成を示す回路図である。
図５に示すように、第２差動増幅器１９は、ソースがｐチャネルＭＯＳトランジスタ４０（以後、トランジスタ４０という）を介して電圧入力端子１１に共通接続された一対のｐチャネルＭＯＳトランジスタ４１、４２（以後、トランジスタ３１、トランジスタ３２という）と、ソースが接地端子１３に共通接続されたｎチャネルＭＯＳトランジスタ４３（以後、トランジスタ４３という）およびｎチャネルＭＯＳトランジスタ４４（以後、トランジスタ４４という）を有するカレントミラー回路と、を備えている。

第２差動増幅器１９は、トランジスタ４０を定電流源とし、トランジスタ４１、４２を入力トランジスタとし、トランジスタ４３、４４を能動負荷として構成されている。
第２差動増幅器１９において、トランジスタ４１のゲートが反転入力端子４５であり、トランジスタ４２のゲートが非反転入力端子４６であり、トランジスタ４１のドレインとトランジスタ４３のドレインとの接続ノードが出力端子４７であり、トランジスタ４０のゲートが制御端子４８である。

制御端子４８に供給される制御信号Ｖｃｓ２により、トランジスタ４０の動作点が定められ、第２差動増幅器１９には一定の電流Ｑｃｓ２が流れる。

図６はボルテージレギュレータ１０が、同一半導体チップ上にモノリシックに集積された半導体集積装置を示す図である。

図６に示すように、本実施例の半導体集積装置６０は、第１トランジスタＭ１と、分圧回路１４と、反転入力端子が分圧回路１４の分圧点に接続され、非反転入力端子が基準電圧発生回路１５に接続された第１差動増幅器１６と、入力端が第１差動増幅器１６の出力端に接続され、出力端が第１トランジスタＭ１のゲートに接続された第１ドライバー回路１７と、入力端が第１差動増幅器１６の出力端に接続された第２ドライバー回路１８と、非反転入力端子が第１ドライバー回路１７の出力端に接続され、反転入力端子が第２ドライバー回路１８の出力端に接続された第２差動増幅器１９と、ドレインが第１ドライバー回路１７の出力端に接続され、ソースが接地端子１３に接続され、ゲートが第２差動増幅器１９の出力端に接続された第２トランジスタＭ２と、が同一チップ６１上にモノリシックに集積して形成されている。

また、半導体チップ６１上には、電源２２、負荷２３を接続するために必要なボンディングパッド６２ａ〜６２ｃなどが形成されている。
第１および第２トランジスタＭ１、Ｍ２、電源電圧発生回路１５、第１および第２差動増幅器１６、１９、第１および第２ドライバー回路１７、１８は、周知のＣＭＯＳプロセスにより形成することができる。

以上説明したように、本実施例のボルテージレギュレータ１０は、第２ドライバー回路１８と、第２差動増幅器１９と、第２とトランジスタＭ２とを具備し、第１ドライバー回路１７の出力電圧Ｖ１が第２ドライバー回路１８の出力電圧Ｖ２より大きいときにのみ、第２トランジスタＭ２をオンさせている。

その結果、第２トランジスタＭ２を介して第１トランジスタＭ１のゲート寄生容量Ｃｇｔに蓄積された電荷を接地端子１３側へバイパスし、負荷電流ＩＬが上昇したときに、低下した出力電圧Ｖｏｕｔの回復時間を短縮することができる。従って、十分な過渡応答特性を有するボルテージレギュレータ１０が得られる。

第１トランジスタＭ１のゲート寄生容量Ｃｇｔの充電の時定数と放電の時定数とが等しくなるように、第３トランジスタＭ３のオン抵抗Ｒｄｓ３および第２トランジスタのオン抵抗Ｒｄｓ２をそれぞれ調整することにより、過渡的に負荷電流ＩＬが上昇したときと、減少したときの出力電圧Ｖｏｕｔの応答特性を揃えることができる。
例えば、第３トランジスタＭ３のオン抵抗Ｒｄｓ３および第２トランジスタのオン抵抗Ｒｄｓ２がほぼ等しくなるように設定する。

負荷電流に依らず常に流れている第１および第２定電流源２０、２１の電流Ｉｃｓ１、Ｉｃｓ２を絞っても、出力電圧Ｖｏｕｔの応答特性は変わらないので、ボルテージレギュレータ１０の消費電流を低減することができる。

ここでは、第１および第２ドライバー回路１７、１８が定電流源２０、２１を有する場合について説明したが、定電流源２０、２１を抵抗で置き換えることもできる。

本発明の実施例に係るボルテージギュレータの構成を示す回路図。 本発明の実施例に係るボルテージレギュレータの動作原理を比較例と対比して示す等価回路図。 本発明の実施例に係るボルテージレギュレータの動作を比較例と対比して示すタイミングチャート。 本発明の実施例に係るボルテージレギュレータの第１差動増幅器を示す回路図。 本発明の実施例に係るボルテージレギュレータの第２差動増幅器を示す回路図。 本発明の実施例に係るボルテージレギュレータが同一半導体チップ上にモノリシックに集積された半導体集積装置を示す図。

符号の説明

１０ ボルテージレギュレータ
１１ 電圧入力端子
１２ 電圧出力端子
１３ 接地端子
１４ 分圧回路
１５ 基準電圧発生回路
１６ 第１差動増幅器
１７ 第１ドライバー回路
１８ 第２ドライバー回路
１９ 第２差動増幅器
２０ 第１定電流源
２１ 第２定電流源
２２ 電源
２３ 負荷
３０、３１、３２、４３、４４ ｎチャネルＭＯＳトランジスタ
３３、３４、４０、４１、４２ ｐチャネルＭＯＳトランジスタ
３５、４５ 反転入力端子
３６、４６ 非反転入力端子
３７、４７ 出力端子
３８、４８ 制御端子
６０ 半導体集積装置
６１ 半導体チップ
６２ａ、６２ｂ、６２ｃ ボンディングパッド
Ｍ１ ｐチャネル第１ＭＯＳトランジスタ（第１トランジスタ）
Ｍ２ ｎチャネル第２ＭＯＳトランジスタ（第２トランジスタ）
Ｍ３ ｐチャネル第３ＭＯＳトランジスタ（第３トランジスタ）
Ｍ４ ｐチャネル第４ＭＯＳトランジスタ（第４トランジスタ）
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｃｇｔ ゲート寄生容量

Claims (5)

1. 第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、
   一端が前記電圧出力端子に接続された第１抵抗と一端が基準電位端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、
   一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続された第１差動増幅器と、
   入力端子が前記第１差動増幅器の出力端に接続され、出力端子が前記第１トランジスタの制御電極に接続され、前記第１差動増幅器の出力に応じて前記第１トランジスタを駆動する第１ドライバー回路と、
   前記電圧出力端子に接続された負荷に流れる電流が増加したときに、前記第１トランジスタの制御電極に付随する容量に蓄積されている電荷を前記基準電位側にバイパスする過渡応答改善手段と、
   を具備することを特徴とするボルテージレギュレータ。
2. 第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、
   一端が前記電圧出力端子に接続された第１抵抗と一端が基準電位端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、
   一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続された第１差動増幅器と、
   入力端子が前記第１差動増幅器の出力端に接続され、出力端子が前記第１トランジスタの制御電極に接続され、前記第１差動増幅器の出力に応じて前記第１トランジスタを駆動する第１ドライバー回路と、
   第１電極が前記第１ドライバー回路の出力端に接続され、第２電極が基準電位端子に接続された第２トランジスタと、
   入力端子が前記第１差動増幅器の出力端に接続された第２ドライバー回路と、
   一方の入力端が前記第１ドライバー回路の出力端に接続され、他方の入力端が前記第２ドライバー回路の出力端に接続され、前記第１ドライバー回路の出力と前記第２ドライバー回路の出力とを比較し、比較結果に応じて前記第２トランジスタを駆動する第２差動増幅器と、
   を具備することを特徴とするボルテージレギュレータ。
3. 前記第１ドライバー回路が第３トランジスタと第１定電流源との直列回路であり、前記第２ドライバー回路が第４トランジスタと第２定電流源との直列回路であることを特徴とする請求項１または請求項２に記載のボルテージレギュレータ。
4. 前記第３トランジスタおよび前記第４トランジスタのサイズが等しく、且つ前記第１定電流源および前記第２定電流源の電流が等しいことを特徴とする請求項３に記載のボルテージレギュレータ。
5. 前記負荷に流れる電流が増加したときに、前記負荷に流れる電流の増加に応じて低下した前記出力電圧が回復するまでの第１の時間と、前記負荷に流れる電流が減少したときに、前記負荷に流れる電流の減少に応じて上昇した前記出力電圧が回復するまでの第２の時間とが等しくなるように、前記第２トランジスタの第１電極と第２電極との間のオン抵抗と、前記第３トランジスタの第１電極と第２電極との間のオン抵抗とが設定されていることを特徴とする請求項１に記載のボルテージレギュレータ。

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