JP6478826B2

JP6478826B2 - ハイサイドドライバ回路及び半導体装置

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Publication number: JP6478826B2
Application number: JP2015118983A
Authority: JP
Inventors: 明夫上村井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-06-12
Filing date: 2015-06-12
Publication date: 2019-03-06
Anticipated expiration: 2035-06-12
Also published as: JP2017005565A

Description

本発明は、ハイサイドドライバ回路及び半導体装置に関するものである。

モータドライバ、電源回路等では、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、具体的にはパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ−Ｅｆｆｅｃｔ・Ｔｒａｎｓｉｓｔｏｒ）を出力トランジスタとするドライバ回路が使われている。ドライバ回路には、電流を引き込む出力トランジスタを備えたローサイドドライバ回路と、電流を吐き出す出力トランジスタを備えたハイサイドドライバ回路とがある。一般に、ローサイドドライバ回路では、出力トランジスタにＮチャネル型ＭＯＳトランジスタが使用される。ハイサイドドライバ回路では、出力トランジスタにＰチャネル型ＭＯＳトランジスタが使用される場合と、Ｎチャネル型ＭＯＳトランジスタが使用される場合とがある。Ｎチャネル型ＭＯＳトランジスタをハイサイドドライバ回路の出力トランジスタに使用する場合、出力トランジスタを駆動するための回路に昇圧回路が必要となる。そのため、Ｐチャネル型ＭＯＳトランジスタを使用した場合と比べて出力トランジスタを駆動するための回路が複雑になる。一方で、Ｎチャネル型ＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタと比べて電流能力が高いため、Ｎチャネル型ＭＯＳトランジスタを使用した方が出力トランジスタの素子面積を小さくすることができるという利点がある。

図５に、出力トランジスタＮＭＯＳ１にＮチャネル型ＭＯＳトランジスタを使用したハイサイドドライバ回路９００を示す。出力トランジスタＮＭＯＳ１が電源端子Ｔ１と出力端子Ｔ２との間に接続され、出力トランジスタＮＭＯＳ１のゲートに駆動回路９０１が接続される。駆動回路９０１は、出力トランジスタＮＭＯＳ１のオンオフを制御するオンオフ制御回路９０３のオンオフ信号を受け取り、オンオフ信号の電圧レベルを昇圧回路９０２で生成される電圧レベルに変換し、出力トランジスタＮＭＯＳ１を駆動する。出力トランジスタＮＭＯＳ１のゲートと出力端子Ｔ２との間に接続されているダイオードＤ１は、出力トランジスタＮＭＯＳ１のゲートを過電圧から保護するための回路を形成する。出力トランジスタＮＭＯＳ１のゲートと出力端子Ｔ２との間に、ダイオードＤ１に対して並列に接続されている抵抗Ｒ１は、出力トランジスタＮＭＯＳ１をオフにするための回路を形成する。

図５に示すようなハイサイドドライバ回路９００では、出力トランジスタＮＭＯＳ１のゲートに存在する寄生素子による寄生電流により、出力電圧のスルーレートにばらつきが生じるという課題がある。また、寄生電流が出力トランジスタＮＭＯＳ１を駆動するための駆動電流より大きい場合、出力トランジスタＮＭＯＳ１のオンオフができなくなるという課題がある。

図６に、寄生素子による寄生電流が発生する例を示す。この例では、出力端子Ｔ２に負荷としてインダクタＬ１が接続されており、出力端子Ｔ２とグランドとの間に還流ダイオードＤ２が接続されている。出力トランジスタＮＭＯＳ１がオンからオフに切り替わると、出力トランジスタＮＭＯＳ１を介してインダクタＬ１に流れていた電流が還流ダイオードＤ２に流れる。このとき、出力端子Ｔ２の電圧は、還流ダイオードＤ２の順方向電圧分だけ基準電位より低下する。この状態において、寄生トランジスタＮＰＮ１により、出力トランジスタＮＭＯＳ１のゲートから出力端子Ｔ２に寄生電流が流れる。図７に示すように、寄生トランジスタＮＰＮ１は、ダイオードＤ１のアノード側のＰ領域をＰ−ｓｕｂと分離するためのＮ領域をコレクタ、基準電位に接続されるＰ−Ｓｕｂをベース、還流ダイオードＤ２のカソード側をエミッタとしたＮＰＮ型トランジスタである。出力トランジスタＮＭＯＳ１がオフからオンに切り替わるとき、寄生電流により出力トランジスタＮＭＯＳ１をオンにするための駆動電流が減少し、出力トランジスタＮＭＯＳ１のオフからオンへの切り替わりに遅延が生じるという問題が発生する。また、寄生電流が駆動電流より大きくなると、出力トランジスタＮＭＯＳ１をオンにすることができなくなるという問題が発生する。

通常、寄生素子の特性は、製造工程で管理されていない。そのため、寄生電流は、製造条件、及び、温度等の環境変化により大きくばらつき、上記問題の発生を設計段階で抑え込むことは困難である。よって、想定される寄生電流よりも十分大きな電流値となるように駆動電流を設計する必要があるが、駆動電流が大きくなると、出力トランジスタＮＭＯＳ１のオンオフ速度が速くなり、電磁放射が悪化するという問題が発生する。そのため、ハイサイドドライバ回路９００が使用されるアプリケーションの要求に合った適切なスルーレートで出力電圧を制御する必要がある。

出力電圧のスルーレートを制御する手法として、出力電圧を監視し、フィードバックして制御を行う手法がある（例えば、特許文献１参照）。

特開２０００−３２３９７３号公報

出力電圧を監視し、フィードバックする手法では、出力端子に接続される負荷の影響を考慮してＩＣ（Ｉｎｔｅｇｒａｔｅｄ・Ｃｉｒｃｕｉｔ）内部の回路を設計する必要がある。そのため、異なる種類の負荷が接続される場合、又は、負荷となる抵抗或いはインダクタの定数が定まっていないか、想定される定数の範囲が広い場合、ＩＣ内部の回路の設計が複雑になるという課題がある。また、負荷としてインダクタが接続される場合、出力端子の電圧が基準電位より低下することがある。そのため、出力電圧をフィードバックしてスルーレートを制御する回路を構成しようとすると、ＩＣ内部の回路に負電位が印加されることとなり、素子耐圧の問題、或いは、出力電圧を受ける演算増幅器の入力電圧超過の問題が発生する可能性がある。

本発明は、ハイサイドドライバ回路に接続される負荷、或いは、ハイサイドドライバ回路の出力トランジスタのゲートに存在する寄生素子による影響を抑えながら、出力トランジスタの出力電圧のスルーレートを制御することを目的とする。

本発明の一の態様に係るハイサイドドライバ回路は、
Ｎチャネル型ＭＯＳトランジスタであり、外部の電源から入力される電流を外部の負荷に出力することで前記負荷を駆動する出力トランジスタと、
前記出力トランジスタを駆動するための電流である駆動電流を前記出力トランジスタのゲートに出力する駆動回路と、
前記出力トランジスタのゲートの電圧であるゲート電圧のスルーレートを基準のスルーレートと比較し、比較結果に基づいて、前記駆動回路に前記駆動電流を調整させる電流調整部とを備える。

本発明では、出力トランジスタのゲート電圧のスルーレートを基準のスルーレートと比較した結果に基づいて、出力トランジスタの駆動電流が調整される。このため、本発明によれば、ハイサイドドライバ回路に接続される負荷、或いは、出力トランジスタのゲートに存在する寄生素子による影響を抑えながら、出力トランジスタの出力電圧のスルーレートを制御することが可能となる。

実施の形態１に係る半導体装置の構成を示すブロック図。実施の形態１に係るハイサイドドライバ回路の構成を示すブロック図。実施の形態１に係るハイサイドドライバ回路の電流調整部の構成例を示すブロック図。実施の形態１の変形例に係るハイサイドドライバ回路の電流調整部の他の構成例を示すブロック図。従来のハイサイドドライバ回路の構成を示すブロック図。従来のハイサイドドライバ回路における寄生素子と電流経路とを示すブロック図。従来のハイサイドドライバ回路で寄生素子が形成される箇所の断面構造を示す図。

以下、本発明の実施の形態について、図を用いて説明する。なお、各図中、同一又は相当する部分には、同一符号を付している。実施の形態の説明において、同一又は相当する部分については、その説明を適宜省略又は簡略化する。

実施の形態１．
本実施の形態に係る装置の構成、本実施の形態に係る装置の動作、本実施の形態の効果を順番に説明する。

＊＊＊構成の説明＊＊＊
図１を参照して、本実施の形態に係る装置である半導体装置２００の構成を説明する。

半導体装置２００は、ハイサイドドライバ回路１００と、負荷２０１とを備える。

ハイサイドドライバ回路１００については後述する。

負荷２０１は、ハイサイドドライバ回路１００により駆動される。負荷２０１は、図６に示したインダクタＬ１と同様の素子、又は、任意のデバイス、コンポーネント若しくはシステムである。

図２を参照して、ハイサイドドライバ回路１００の構成を説明する。

ハイサイドドライバ回路１００は、出力トランジスタＮＭＯＳ１と、ダイオードＤ１と、抵抗Ｒ１と、オンオフ制御回路１０３と、昇圧回路１０２と、駆動回路１０１と、電流調整部１１０とを備える。

出力トランジスタＮＭＯＳ１は、Ｎチャネル型ＭＯＳトランジスタである。出力トランジスタＮＭＯＳ１は、外部の電源から入力される電流を外部の負荷２０１に出力することで負荷２０１を駆動する。

出力トランジスタＮＭＯＳ１は、ドレイン、ソース、ゲートの３つの電極を有する。ドレインは、電源を接続するための電源端子Ｔ１に電気的に接続される。ソースは、負荷２０１を接続するための出力端子Ｔ２に電気的に接続される。ゲートは、駆動回路１０１に電気的に接続される。

ダイオードＤ１は、出力トランジスタＮＭＯＳ１のゲートと出力端子Ｔ２との間に接続される。ダイオードＤ１は、出力トランジスタＮＭＯＳ１のゲートを過電圧から保護するための回路を形成する。

抵抗Ｒ１は、出力トランジスタＮＭＯＳ１のゲートと出力端子Ｔ２との間に、ダイオードＤ１に対して並列に接続される。抵抗Ｒ１は、出力トランジスタＮＭＯＳ１をオフにするための回路を形成する。

オンオフ制御回路１０３は、出力トランジスタＮＭＯＳ１のオンオフを制御するためのオンオフ信号を駆動回路１０１に出力する。

昇圧回路１０２は、駆動回路１０１と電源端子Ｔ１との間に接続される。昇圧回路１０２は、出力トランジスタＮＭＯＳ１を駆動するために必要な電圧レベルを生成する。

駆動回路１０１は、オンオフ制御回路１０３のオンオフ信号を受け取り、オンオフ信号の電圧レベルを昇圧回路１０２で生成される電圧レベルに変換する。これにより、駆動回路１０１は、出力トランジスタＮＭＯＳ１を駆動するための電流である駆動電流を出力トランジスタＮＭＯＳ１のゲートに出力する。

電流調整部１１０は、出力トランジスタＮＭＯＳ１のゲートの電圧であるゲート電圧のスルーレートを基準のスルーレートと比較する。電流調整部１１０は、比較結果に基づいて、駆動回路１０１に駆動電流を調整させる。

本実施の形態において、電流調整部１１０は、電圧監視回路１１１と、基準スルーレート生成回路１１２と、比較回路１１３とを有する。

電圧監視回路１１１は、出力トランジスタＮＭＯＳ１のゲート電圧を監視し、ゲート電圧のスルーレートを示す信号１５１を出力する。

基準スルーレート生成回路１１２は、基準のスルーレートを示す信号１５２を生成して出力する。ここで、基準のスルーレートとは、出力トランジスタＮＭＯＳ１のゲート電圧のスルーレートのリファレンスとなる値である。

比較回路１１３は、電圧監視回路１１１から出力される信号１５１と、基準スルーレート生成回路１１２から出力される信号１５２との間の誤差を示す信号１５３を駆動回路１０１に出力する。

駆動回路１０１は、出力トランジスタＮＭＯＳ１の駆動電流を、比較回路１１３から出力される信号１５３によって示される誤差を小さくする電流に調整する。駆動回路１０１は、望ましくは、比較回路１１３から出力される信号１５３によって示される誤差がなくなるように、出力トランジスタＮＭＯＳ１のゲートに出力する駆動電流を調整する。

＊＊＊動作の説明＊＊＊
引き続き図２を参照して、ハイサイドドライバ回路１００の動作を説明する。ハイサイドドライバ回路１００の動作は、本実施の形態に係るスルーレート制御方法に相当する。

Ｎチャネル型ＭＯＳトランジスタである出力トランジスタＮＭＯＳ１を備えたハイサイドドライバ回路１００において、電圧監視回路１１１は、出力トランジスタＮＭＯＳ１のゲート電圧を監視する。基準スルーレート生成回路１１２は、リファレンスとなるスルーレートを決めるための電圧を生成する。比較回路１１３は、電圧監視回路１１１と基準スルーレート生成回路１１２との出力を入力とし、両入力の誤差を出力する。駆動回路１０１は、比較回路１１３の出力に従って誤差がなくなるように駆動電流を調整する。これにより、出力トランジスタＮＭＯＳ１のゲート電圧のスルーレートが制御される。Ｎチャネル型ＭＯＳトランジスタの特性として、出力トランジスタＮＭＯＳ１のソースの電圧であるソース電圧は、出力トランジスタＮＭＯＳ１のゲート電圧に一定の電位差を持って追従する。そのため、出力トランジスタＮＭＯＳ１のゲート電圧のスルーレートを制御することで、出力トランジスタＮＭＯＳ１のソース電圧、即ちハイサイドドライバ回路１００の出力電圧のスルーレートを制御することが可能となる。

＊＊＊効果の説明＊＊＊
本実施の形態では、出力トランジスタＮＭＯＳ１のゲート電圧のスルーレートを基準のスルーレートと比較した結果に基づいて、出力トランジスタＮＭＯＳ１の駆動電流が調整される。このため、本実施の形態によれば、ハイサイドドライバ回路１００に接続される負荷２０１、或いは、出力トランジスタＮＭＯＳ１のゲートに存在する寄生素子による影響を抑えながら、出力トランジスタＮＭＯＳ１の出力電圧のスルーレートを制御することが可能となる。

本実施の形態では、出力トランジスタＮＭＯＳ１のゲート電圧を監視してフィードバックし、基準となるスルーレートと比較し、誤差がなくなるように駆動回路１０１の吐き出し電流及び引き込み電流を調整することで、ゲート電圧のスルーレートを制御し、それにより出力電圧のスルーレートを制御することが可能となる。その結果、出力端子Ｔ２に接続される負荷２０１、或いは、出力トランジスタＮＭＯＳ１のゲートに存在する寄生素子による寄生電流等、出力トランジスタＮＭＯＳ１の駆動を阻害する要因に関わらず、出力電圧のスルーレートを制御することが可能となる。出力電圧のスルーレートを適切に制御することで電磁放射低減効果も得られる。

本実施の形態では、駆動電流を寄生電流に対して過大な電流値とする必要がないため、出力トランジスタＮＭＯＳ１のオンオフ速度を抑えることができ、電磁放射の悪化を防ぐことができる。また、出力電圧のスルーレートを制御するために出力電圧を監視してフィードバックする必要がないため、出力端子Ｔ２に接続される負荷２０１により回路設計が複雑になるという課題も生じない。

以下では、図３を参照して、図２に示した電流調整部１１０の構成例を説明する。

図３の例において、電圧監視回路１１１は、分圧回路からなる。この分圧回路は、抵抗Ｒ２と、抵抗Ｒ２に直列に接続された抵抗Ｒ３とで構成されている。電圧監視回路１１１は、出力トランジスタＮＭＯＳ１のゲート電圧を分圧して比較回路１１３にフィードバックする。

基準スルーレート生成回路１１２は、定電流源Ｖ１，Ｖ２とキャパシタＣ１とスイッチＳ１，Ｓ２とからなる。定電流源Ｖ１，Ｖ２は、互いに直列に接続されている。キャパシタＣ１は、定電流源Ｖ１に対して直列に、定電流源Ｖ２に対して並列に接続されている。スイッチＳ１は、定電流源Ｖ１と、定電流源Ｖ１とキャパシタＣ１との接続点との間に接続されている。スイッチＳ２は、定電流源Ｖ１とキャパシタＣ１との接続点と、定電流源Ｖ２との間に接続されている。基準スルーレート生成回路１１２は、定電流源Ｖ１，Ｖ２を使ってキャパシタＣ１への充放電を行うことにより、基準のスルーレートを決める電圧である基準スルーレート電圧を生成する。

比較回路１１３は、演算増幅器ＯＰＡ１からなる。演算増幅器ＯＰＡ１は、電圧監視回路１１１からフィードバックされた電圧の波形を、基準スルーレート生成回路１１２で生成された基準スルーレート電圧の波形と比較し、両波形の誤差がなくなるように駆動回路１０１から出力される電流量を調整する。

このように、図３の例では、演算増幅器ＯＰＡ１によって、電圧監視回路１１１でゲート電圧を分圧した電圧と、基準スルーレート生成回路１１２で生成した電圧との間の誤差がなくなるように、駆動回路１０１からの駆動電流が制御される。これにより、ゲート電圧のスルーレートが一定になるように制御される。その結果、ゲート電圧に追従する出力電圧のスルーレートが一定になる。

＊＊＊他の構成＊＊＊
図４を参照して、図２に示した電流調整部１１０の他の構成例を説明する。

図４の例において、電圧監視回路１１１は、微分回路１２１からなる。微分回路１２１の構成としては、任意の構成を採用することができるが、この例では、図示していない抵抗とキャパシタとで構成されているものとする。電圧監視回路１１１は、出力トランジスタＮＭＯＳ１のゲート電圧の時間変化を比較回路１１３にフィードバックする。

基準スルーレート生成回路１１２は、定電流源Ｖ３と抵抗Ｒ４とからなる。基準スルーレート生成回路１１２は、定電流源Ｖ３と抵抗Ｒ４とを使って基準のスルーレートの時間変化に相当する一定電圧を出力する。

比較回路１１３は、図３の例と同じように、演算増幅器ＯＰＡ１からなる。演算増幅器ＯＰＡ１は、電圧監視回路１１１からフィードバックされた電圧を、基準スルーレート生成回路１１２から出力された電圧と比較し、両電圧の誤差がなくなるように駆動回路１０１から出力される電流量を調整する。

このように、図４の例では、演算増幅器ＯＰＡ１によって、電圧監視回路１１１でゲート電圧を時間微分した電圧と、基準スルーレート生成回路１１２で生成した電圧との間の誤差がなくなるように、駆動回路１０１からの駆動電流が制御される。これにより、ゲート電圧のスルーレートが一定になるように制御される。その結果、ゲート電圧に追従する出力電圧のスルーレートが一定になる。

以上、本発明の実施の形態について説明したが、この実施の形態を部分的に実施しても構わない。例えば、この実施の形態の説明において「回路」として説明するもののうち、いずれか１つのみを採用してもよいし、いくつかの任意の組み合わせを採用してもよい。なお、本発明は、この実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。

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Claims

Ｎチャネル型ＭＯＳトランジスタであり、外部の電源から入力される電流を外部の負荷に出力することで前記負荷を駆動する出力トランジスタと、
前記出力トランジスタを駆動するための電流である駆動電流を前記出力トランジスタのゲートに出力する駆動回路と、
前記出力トランジスタのゲートの電圧であるゲート電圧のスルーレートを基準のスルーレートと比較し、比較結果に基づいて、前記駆動回路に前記駆動電流を調整させる電流調整部と、
前記出力トランジスタのソースに接続され、前記負荷を接続する出力端子と、
前記出力トランジスタのゲートと前記出力端子との間に接続されたダイオードＤ１と、
前記出力端子とグランドとの間に接続された還流ダイオードＤ２と
を備えるハイサイドドライバ回路。
前記電流調整部は、
前記ゲート電圧を監視し、前記ゲート電圧のスルーレートを示す信号を出力する電圧監視回路と、
前記基準のスルーレートを示す信号を生成して出力する基準スルーレート生成回路と、
前記電圧監視回路から出力される信号と、前記基準スルーレート生成回路から出力される信号との間の誤差を示す信号を前記駆動回路に出力する比較回路と
を有し、
前記駆動回路は、前記駆動電流を、前記比較回路から出力される信号によって示される誤差を小さくする電流に調整する請求項１に記載のハイサイドドライバ回路。
前記電圧監視回路は、分圧回路からなる請求項２に記載のハイサイドドライバ回路。
前記基準スルーレート生成回路は、定電流源とキャパシタとスイッチとからなる請求項２又は３に記載のハイサイドドライバ回路。
前記電圧監視回路は、微分回路からなる請求項２に記載のハイサイドドライバ回路。
前記基準スルーレート生成回路は、定電流源と抵抗とからなる請求項４又は５に記載のハイサイドドライバ回路。
前記比較回路は、演算増幅器からなる請求項２から６のいずれか１項に記載のハイサイドドライバ回路。
請求項１から７のいずれか１項に記載のハイサイドドライバ回路と、
前記出力トランジスタにより駆動される負荷と
を備える半導体装置。