JP2000124787A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 電源投入時における入力リークの発生を抑制
する。 【解決手段】 直列接続されたＰチャネル型ＭＯＳトラ
ンジスタ６とＮチャネル型ＭＯＳトランジスタ７とから
成る２つの出力トランジスタと、入力データＩＮ，／Ｉ
Ｎに基づいて前記ＭＯＳトランジスタ６，７を交互にオ
ン・オフ制御して、前記両ＭＯＳトランジスタ６，７間
に接続された入出力ピン８から出力データＶoutを出力
する半導体装置において、前記Ｐチャネル型ＭＯＳトラ
ンジスタ６のＮ型ウェルに印加する電圧を、電源電圧Ｖ
ccと内部昇圧電圧Ｖppとに切り換え可能とする切換回路
９を具備し、電源投入時には電源電圧Ｖccを前記Ｎ型ウ
ェルに供給し、内部昇圧電圧Ｖppが安定した時点で該内
部昇圧電圧ＶppをＮ型ウェルに供給することで、電源投
入時の入力リークの発生を抑制する。
する。 【解決手段】 直列接続されたＰチャネル型ＭＯＳトラ
ンジスタ６とＮチャネル型ＭＯＳトランジスタ７とから
成る２つの出力トランジスタと、入力データＩＮ，／Ｉ
Ｎに基づいて前記ＭＯＳトランジスタ６，７を交互にオ
ン・オフ制御して、前記両ＭＯＳトランジスタ６，７間
に接続された入出力ピン８から出力データＶoutを出力
する半導体装置において、前記Ｐチャネル型ＭＯＳトラ
ンジスタ６のＮ型ウェルに印加する電圧を、電源電圧Ｖ
ccと内部昇圧電圧Ｖppとに切り換え可能とする切換回路
９を具備し、電源投入時には電源電圧Ｖccを前記Ｎ型ウ
ェルに供給し、内部昇圧電圧Ｖppが安定した時点で該内
部昇圧電圧ＶppをＮ型ウェルに供給することで、電源投
入時の入力リークの発生を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば出力バッファ回路における特性（入力リ
ーク抑制）向上を図る技術に関する。
し、更に言えば出力バッファ回路における特性（入力リ
ーク抑制）向上を図る技術に関する。
【０００２】
【従来の技術】近年、半導体装置においては、高集積
化、高速化が進められている。また、低消費電力化のた
めに、その駆動電圧の低電圧化が進められている。一
方、低駆動電圧化されていない高駆動電圧の半導体装置
も存在する。そこで、これらの半導体装置を互いに接続
した場合に、高駆動電圧の半導体装置から出力される信
号によって低駆動電圧の半導体装置の出力バッファ回路
が破損する場合がある。そのため、低駆動電圧化された
半導体装置においては、その高駆動電圧の半導体装置と
接続可能な出力バッファ回路が要求されている。
化、高速化が進められている。また、低消費電力化のた
めに、その駆動電圧の低電圧化が進められている。一
方、低駆動電圧化されていない高駆動電圧の半導体装置
も存在する。そこで、これらの半導体装置を互いに接続
した場合に、高駆動電圧の半導体装置から出力される信
号によって低駆動電圧の半導体装置の出力バッファ回路
が破損する場合がある。そのため、低駆動電圧化された
半導体装置においては、その高駆動電圧の半導体装置と
接続可能な出力バッファ回路が要求されている。
【０００３】図３は従来の半導体装置の一部を構成する
出力バッファ回路の回路図である。
出力バッファ回路の回路図である。
【０００４】出力バッファ回路２１は、インバータ回路
２２，２３、ＮＡＮＤ回路２４，２５、Ｐチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う。）２６と、Ｎチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという。）２７とから構成さ
れている。２８は入出力ピンである。２９は前記ＰＭＯ
Ｓトランジスタ２６のＮ型ウェルを該Ｐチャネル型ＭＯ
Ｓトランジスタ２６のソース電極に印加される高電位側
電源Ｖcc以上（例えば、Ｖpp）にバイアスする内部昇圧
回路である。
２２，２３、ＮＡＮＤ回路２４，２５、Ｐチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う。）２６と、Ｎチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという。）２７とから構成さ
れている。２８は入出力ピンである。２９は前記ＰＭＯ
Ｓトランジスタ２６のＮ型ウェルを該Ｐチャネル型ＭＯ
Ｓトランジスタ２６のソース電極に印加される高電位側
電源Ｖcc以上（例えば、Ｖpp）にバイアスする内部昇圧
回路である。
【０００５】前記ＮＡＮＤ回路２５の一方の入力端子に
は図示しない内部回路からの入力データＩＮが入力さ
れ、前記ＮＡＮＤ回路２４の一方の入力端子にはインバ
ータ２２により前記ＮＡＮＤ回路２５の一方の入力端子
に入力される前記入力データＩＮが反転された入力デー
タバーＩＮ（以下、／ＩＮという。）が入力されてい
る。また、前記ＮＡＮＤ回路２４，２５の他方の入力端
子には、互いに接続されると共に、出力イネーブル信号
ＯＥが入力されている。
は図示しない内部回路からの入力データＩＮが入力さ
れ、前記ＮＡＮＤ回路２４の一方の入力端子にはインバ
ータ２２により前記ＮＡＮＤ回路２５の一方の入力端子
に入力される前記入力データＩＮが反転された入力デー
タバーＩＮ（以下、／ＩＮという。）が入力されてい
る。また、前記ＮＡＮＤ回路２４，２５の他方の入力端
子には、互いに接続されると共に、出力イネーブル信号
ＯＥが入力されている。
【０００６】前記ＮＡＮＤ回路２４の出力端子は、前記
ＰＭＯＳトランジスタ２６のゲート電極に接続され、前
記ＮＡＮＤ回路２５の出力端子は、インバータ２３を介
して前記ＮＭＯＳトランジスタ２７のゲート電極に接続
されている。
ＰＭＯＳトランジスタ２６のゲート電極に接続され、前
記ＮＡＮＤ回路２５の出力端子は、インバータ２３を介
して前記ＮＭＯＳトランジスタ２７のゲート電極に接続
されている。
【０００７】そして、前記ＰＭＯＳトランジスタ２６の
ソース電極は高電位側電源Ｖccに接続され、ＮＭＯＳト
ランジスタ２７のソース電極は低電位側電源Ｖssに接続
されている。また、ＰＭＯＳトランジスタ２６のドレイ
ン電極とＮＭＯＳトランジスタ２７のドレイン電極と
は、互いに接続されていると共に、入出力ピン２８に接
続されている。
ソース電極は高電位側電源Ｖccに接続され、ＮＭＯＳト
ランジスタ２７のソース電極は低電位側電源Ｖssに接続
されている。また、ＰＭＯＳトランジスタ２６のドレイ
ン電極とＮＭＯＳトランジスタ２７のドレイン電極と
は、互いに接続されていると共に、入出力ピン２８に接
続されている。
【０００８】ここで、出力イネーブル信号ＯＥがＨレベ
ルのとき、前記ＰＭＯＳトランジスタ２６のゲート電極
にはＮＡＮＤ回路２４を介して反転入力データ／ＩＮが
印加され、前記ＮＭＯＳトランジスタ２７のゲート電極
にはＮＡＮＤ回路２５、インバータ２３を介して入力デ
ータＩＮが印加される。
ルのとき、前記ＰＭＯＳトランジスタ２６のゲート電極
にはＮＡＮＤ回路２４を介して反転入力データ／ＩＮが
印加され、前記ＮＭＯＳトランジスタ２７のゲート電極
にはＮＡＮＤ回路２５、インバータ２３を介して入力デ
ータＩＮが印加される。
【０００９】即ち、入力データＩＮがＨレベルであり、
反転入力データ／ＩＮがＬレベルである場合には、両Ｍ
ＯＳトランジスタ２６，２７のゲート電極にはＨレベル
の信号が印加される。すると、ＰＭＯＳトランジスタ２
６はオフとなり、ＮＭＯＳトランジスタ２７はオンとな
る。その結果、入出力ピン２８からＬレベルの出力デー
タＶoutが出力される。
反転入力データ／ＩＮがＬレベルである場合には、両Ｍ
ＯＳトランジスタ２６，２７のゲート電極にはＨレベル
の信号が印加される。すると、ＰＭＯＳトランジスタ２
６はオフとなり、ＮＭＯＳトランジスタ２７はオンとな
る。その結果、入出力ピン２８からＬレベルの出力デー
タＶoutが出力される。
【００１０】また、入力データＩＮがＬレベルであり、
反転入力データ／ＩＮがＨレベルである場合には、両Ｍ
ＯＳトランジスタ２６，２７のゲート電極にはＬレベル
の信号が印加される。すると、ＰＭＯＳトランジスタ２
６はオンとなり、ＮＭＯＳトランジスタ２７はオフとな
る。その結果、入出力ピン２８からＨレベルの出力デー
タＶoutが出力される。\ 一方、前記出力イネーブル信
号ＯＥがＬレベルのとき、前記ＮＡＮＤ回路２４，２５
は、入力データＩＮ，反転入力データ／ＩＮにかかわら
ずに出力端子をＨレベルにする。従って、ＰＭＯＳトラ
ンジスタ２６のゲート電極にはＨレベルの信号が印加さ
れ、ＮＭＯＳトランジスタ２７のゲート電極にはＬレベ
ルの信号が印加される。その結果、ＰＭＯＳトランジス
タ２６とＮＭＯＳトランジスタ２７は、共にオフとな
り、入出力ピン２８はハイインピーダンス状態となる。
反転入力データ／ＩＮがＨレベルである場合には、両Ｍ
ＯＳトランジスタ２６，２７のゲート電極にはＬレベル
の信号が印加される。すると、ＰＭＯＳトランジスタ２
６はオンとなり、ＮＭＯＳトランジスタ２７はオフとな
る。その結果、入出力ピン２８からＨレベルの出力デー
タＶoutが出力される。\ 一方、前記出力イネーブル信
号ＯＥがＬレベルのとき、前記ＮＡＮＤ回路２４，２５
は、入力データＩＮ，反転入力データ／ＩＮにかかわら
ずに出力端子をＨレベルにする。従って、ＰＭＯＳトラ
ンジスタ２６のゲート電極にはＨレベルの信号が印加さ
れ、ＮＭＯＳトランジスタ２７のゲート電極にはＬレベ
ルの信号が印加される。その結果、ＰＭＯＳトランジス
タ２６とＮＭＯＳトランジスタ２７は、共にオフとな
り、入出力ピン２８はハイインピーダンス状態となる。
【００１１】
【発明が解決しようとする課題】このようにＴＴＬイン
ターフェースの出力レベルを得るために、出力バッファ
回路１のプルアップドライバ用にＰＭＯＳトランジスタ
２６を用いた場合に、例えば、前記入出力ピン２８にＶ
cc以上（例えば、Ｖcc＋Ｖtp、ここで、ＶtpはＰＭＯＳ
トランジスタ２６のしきい値電圧）の電圧が印加された
場合に、プルアップドライバ部でＰＮジャンクションが
オンすることにより、ドレイン電極からＮ型ウェルを介
して高電位側電源Ｖccに電流が流れ込む（入力リークが
発生してしまう）ことがあった。そこで、前述した内部
昇圧回路２９を設けて、ＰＭＯＳトランジスタ２６のＮ
型ウエルをＶｐｐにバイアスしていた。
ターフェースの出力レベルを得るために、出力バッファ
回路１のプルアップドライバ用にＰＭＯＳトランジスタ
２６を用いた場合に、例えば、前記入出力ピン２８にＶ
cc以上（例えば、Ｖcc＋Ｖtp、ここで、ＶtpはＰＭＯＳ
トランジスタ２６のしきい値電圧）の電圧が印加された
場合に、プルアップドライバ部でＰＮジャンクションが
オンすることにより、ドレイン電極からＮ型ウェルを介
して高電位側電源Ｖccに電流が流れ込む（入力リークが
発生してしまう）ことがあった。そこで、前述した内部
昇圧回路２９を設けて、ＰＭＯＳトランジスタ２６のＮ
型ウエルをＶｐｐにバイアスしていた。
【００１２】即ち、ＴＴＬインターフェースの出力レベ
ルを得るために、出力バッファ回路２１のプルアップド
ライバ用にＰＭＯＳトランジスタ２６を用いても、該出
力バッファ回路２１のＰＭＯＳトランジスタ２６のＮ型
ウェルをＶpp（＞Ｖｃｃ）にバイアスしたことで、前記
入出力ピン２８にＶcc以上（例えば、Ｖcc＋Ｖtp、ここ
で、ＶtpはＰＭＯＳトランジスタ２６のしきい値電圧）
の電圧が印加された場合でも、プルアップドライバ部で
ＰＮジャンクションがオンすることにより、ドレイン電
極２６ＤからＮ型ウェルを介して高電位側電源Ｖccに電
流が流れ込む（入力リークが発生してしまう）ことを抑
制している。
ルを得るために、出力バッファ回路２１のプルアップド
ライバ用にＰＭＯＳトランジスタ２６を用いても、該出
力バッファ回路２１のＰＭＯＳトランジスタ２６のＮ型
ウェルをＶpp（＞Ｖｃｃ）にバイアスしたことで、前記
入出力ピン２８にＶcc以上（例えば、Ｖcc＋Ｖtp、ここ
で、ＶtpはＰＭＯＳトランジスタ２６のしきい値電圧）
の電圧が印加された場合でも、プルアップドライバ部で
ＰＮジャンクションがオンすることにより、ドレイン電
極２６ＤからＮ型ウェルを介して高電位側電源Ｖccに電
流が流れ込む（入力リークが発生してしまう）ことを抑
制している。
【００１３】しかしながら、電源投入時において、前記
内部昇圧回路２９により発生する電圧Ｖｐｐは電源電圧
Ｖｃｃを昇圧して得られるものであるので、その昇圧に
かかる時間や配線遅延等による遅れが生じることがあ
り、このとき、入出力ピン２８の電圧によっては、入力
リークを引き起こすおそれがあった（図４に示す期間Ｔ
で入力リークが発生する。）。そこで、本発明は電源投
入時における入力リークの発生を抑制する半導体装置を
提供することを目的とする。
内部昇圧回路２９により発生する電圧Ｖｐｐは電源電圧
Ｖｃｃを昇圧して得られるものであるので、その昇圧に
かかる時間や配線遅延等による遅れが生じることがあ
り、このとき、入出力ピン２８の電圧によっては、入力
リークを引き起こすおそれがあった（図４に示す期間Ｔ
で入力リークが発生する。）。そこで、本発明は電源投
入時における入力リークの発生を抑制する半導体装置を
提供することを目的とする。
【００１４】
【課題を解決するための手段】従って、本発明は上記課
題に鑑みて、図１に示すように直列接続されたＰチャネ
ル型ＭＯＳトランジスタ６とＮチャネル型ＭＯＳトラン
ジスタ７とから成る２つの出力トランジスタと、入力デ
ータＩＮ，／ＩＮに基づいて前記ＭＯＳトランジスタ
６，７を交互にオン・オフ制御して、前記両ＭＯＳトラ
ンジスタ６，７間に接続された入出力ピン８から出力デ
ータＶoutを出力する半導体装置において、前記Ｐチャ
ネル型ＭＯＳトランジスタ６のＮ型ウェルに印加する電
圧を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え可
能とする切換回路９を具備し、電源投入時には電源電圧
Ｖccを前記Ｎ型ウェルに供給し、内部昇圧電圧Ｖppが安
定した時点で該内部昇圧電圧ＶppをＮ型ウェルに供給す
ることを特徴とするものである。
題に鑑みて、図１に示すように直列接続されたＰチャネ
ル型ＭＯＳトランジスタ６とＮチャネル型ＭＯＳトラン
ジスタ７とから成る２つの出力トランジスタと、入力デ
ータＩＮ，／ＩＮに基づいて前記ＭＯＳトランジスタ
６，７を交互にオン・オフ制御して、前記両ＭＯＳトラ
ンジスタ６，７間に接続された入出力ピン８から出力デ
ータＶoutを出力する半導体装置において、前記Ｐチャ
ネル型ＭＯＳトランジスタ６のＮ型ウェルに印加する電
圧を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え可
能とする切換回路９を具備し、電源投入時には電源電圧
Ｖccを前記Ｎ型ウェルに供給し、内部昇圧電圧Ｖppが安
定した時点で該内部昇圧電圧ＶppをＮ型ウェルに供給す
ることを特徴とするものである。
【００１５】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【００１６】図１は本発明の半導体装置の一部を構成す
る出力バッファ回路の回路図である。
る出力バッファ回路の回路図である。
【００１７】出力バッファ回路１は、インバータ回路
２，３、ＮＡＮＤ回路４，５、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタという。）６
と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタという。）７とから構成されている。８は
入出力ピンである。前記ＮＡＮＤ回路５の一方の入力端
子には図示しない内部回路からの入力データＩＮが入力
され、前記ＮＡＮＤ回路４の一方の入力端子にはインバ
ータ２により前記ＮＡＮＤ回路５の一方の入力端子に入
力される前記入力データＩＮが反転された入力データバ
ーＩＮ（以下、／ＩＮという。）が入力されている。ま
た、前記ＮＡＮＤ回路４，５の他方の入力端子には、互
いに接続されると共に、出力イネーブル信号ＯＥが入力
されている。
２，３、ＮＡＮＤ回路４，５、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタという。）６
と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
トランジスタという。）７とから構成されている。８は
入出力ピンである。前記ＮＡＮＤ回路５の一方の入力端
子には図示しない内部回路からの入力データＩＮが入力
され、前記ＮＡＮＤ回路４の一方の入力端子にはインバ
ータ２により前記ＮＡＮＤ回路５の一方の入力端子に入
力される前記入力データＩＮが反転された入力データバ
ーＩＮ（以下、／ＩＮという。）が入力されている。ま
た、前記ＮＡＮＤ回路４，５の他方の入力端子には、互
いに接続されると共に、出力イネーブル信号ＯＥが入力
されている。
【００１８】前記ＮＡＮＤ回路４の出力端子は、前記Ｐ
ＭＯＳトランジスタ６のゲート電極に接続され、前記Ｎ
ＡＮＤ回路５の出力端子は、インバータ３を介して前記
ＮＭＯＳトランジスタ７のゲート電極に接続されてい
る。
ＭＯＳトランジスタ６のゲート電極に接続され、前記Ｎ
ＡＮＤ回路５の出力端子は、インバータ３を介して前記
ＮＭＯＳトランジスタ７のゲート電極に接続されてい
る。
【００１９】そして、前記ＰＭＯＳトランジスタ６のソ
ース電極は高電位側電源Ｖccに接続され、該Ｐチャネル
型ＭＯＳトランジスタ６のＮ型ウェルに印加する電圧
を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え可能
とする切換回路９に接続されている。ここで、前記切換
回路９は、電源電圧Ｖccに接続される端子と、電源電圧
Ｖccを内部昇圧回路１０により昇圧した内部昇圧電圧Ｖ
pp（Ｖpp＞Ｖcc）に接続される端子とにスイッチングす
るスイッチ機構から成るものである。
ース電極は高電位側電源Ｖccに接続され、該Ｐチャネル
型ＭＯＳトランジスタ６のＮ型ウェルに印加する電圧
を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え可能
とする切換回路９に接続されている。ここで、前記切換
回路９は、電源電圧Ｖccに接続される端子と、電源電圧
Ｖccを内部昇圧回路１０により昇圧した内部昇圧電圧Ｖ
pp（Ｖpp＞Ｖcc）に接続される端子とにスイッチングす
るスイッチ機構から成るものである。
【００２０】また、ＮＭＯＳトランジスタ７のソース電
極は低電位側電源Ｖssに接続されている。また、ＰＭＯ
Ｓトランジスタ６のドレイン電極とＮＭＯＳトランジス
タ７のドレイン電極とは、互いに接続されていると共
に、入出力ピン８に接続されている。
極は低電位側電源Ｖssに接続されている。また、ＰＭＯ
Ｓトランジスタ６のドレイン電極とＮＭＯＳトランジス
タ７のドレイン電極とは、互いに接続されていると共
に、入出力ピン８に接続されている。
【００２１】ここで、出力イネーブル信号ＯＥがＨレベ
ルのとき、前記ＰＭＯＳトランジスタ６のゲート電極に
はＮＡＮＤ回路４を介して反転入力データ／ＩＮが印加
され、前記ＮＭＯＳトランジスタ７のゲート電極にはＮ
ＡＮＤ回路５、インバータ３を介して入力データＩＮが
印加される。
ルのとき、前記ＰＭＯＳトランジスタ６のゲート電極に
はＮＡＮＤ回路４を介して反転入力データ／ＩＮが印加
され、前記ＮＭＯＳトランジスタ７のゲート電極にはＮ
ＡＮＤ回路５、インバータ３を介して入力データＩＮが
印加される。
【００２２】即ち、入力データＩＮがＨレベルであり、
反転入力データ／ＩＮがＬレベルである場合には、両Ｍ
ＯＳトランジスタ６，７のゲート電極にはＨレベルの信
号が印加される。すると、ＰＭＯＳトランジスタ６はオ
フとなり、ＮＭＯＳトランジスタ７はオンとなる。その
結果、入出力ピン８からＬレベルの出力データＶoutが
出力される。
反転入力データ／ＩＮがＬレベルである場合には、両Ｍ
ＯＳトランジスタ６，７のゲート電極にはＨレベルの信
号が印加される。すると、ＰＭＯＳトランジスタ６はオ
フとなり、ＮＭＯＳトランジスタ７はオンとなる。その
結果、入出力ピン８からＬレベルの出力データＶoutが
出力される。
【００２３】また、入力データＩＮがＬレベルであり、
反転入力データ／ＩＮがＨレベルである場合には、両Ｍ
ＯＳトランジスタ６，７のゲート電極にはＬレベルの信
号が印加される。すると、ＰＭＯＳトランジスタ６はオ
ンとなり、ＮＭＯＳトランジスタ７はオフとなる。その
結果、入出力ピン８からＨレベルの出力データＶoutが
出力される。
反転入力データ／ＩＮがＨレベルである場合には、両Ｍ
ＯＳトランジスタ６，７のゲート電極にはＬレベルの信
号が印加される。すると、ＰＭＯＳトランジスタ６はオ
ンとなり、ＮＭＯＳトランジスタ７はオフとなる。その
結果、入出力ピン８からＨレベルの出力データＶoutが
出力される。
【００２４】一方、前記出力イネーブル信号ＯＥがＬレ
ベルのとき、前記ＮＡＮＤ回路４，５は、入力データＩ
Ｎ，反転入力データ／ＩＮにかかわらずに出力端子をＨ
レベルにする。従って、ＰＭＯＳトランジスタ６のゲー
ト電極にはＨレベルの信号が印加され、ＮＭＯＳトラン
ジスタ７のゲート電極にはＬレベルの信号が印加され
る。その結果、ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７は、共にオフとなり、入出力ピン８はハイイ
ンピーダンス状態となる。
ベルのとき、前記ＮＡＮＤ回路４，５は、入力データＩ
Ｎ，反転入力データ／ＩＮにかかわらずに出力端子をＨ
レベルにする。従って、ＰＭＯＳトランジスタ６のゲー
ト電極にはＨレベルの信号が印加され、ＮＭＯＳトラン
ジスタ７のゲート電極にはＬレベルの信号が印加され
る。その結果、ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７は、共にオフとなり、入出力ピン８はハイイ
ンピーダンス状態となる。
【００２５】以下、本発明の出力バッファ回路１の動作
について図２を参照しながら説明する。
について図２を参照しながら説明する。
【００２６】先ず、電源投入時においては、図２に示す
ように電源電圧Ｖccが立ち上がり、その後、内部昇圧回
路１０により昇圧された内部昇圧電圧Ｖppが立ち上が
る。このとき、前記切換回路９のスイッチ（ＳＷ）は、
電源電圧Ｖccに接続された端子を選択しており、電圧Ｖ
NW（ＶNWは、前記Ｐチャネル型ＭＯＳトランジスタ６の
Ｎ型ウェルに印加される電圧）は、先ず、電源電圧Ｖcc
に立ち上げられ、続いて、内部昇圧電圧Ｖppが安定した
後に切換回路９のスイッチ（ＳＷ）が、内部昇圧電圧Ｖ
ppに接続された端子を選択することで、電圧ＶNWは、内
部昇圧電圧Ｖppに立ち上げられる。
ように電源電圧Ｖccが立ち上がり、その後、内部昇圧回
路１０により昇圧された内部昇圧電圧Ｖppが立ち上が
る。このとき、前記切換回路９のスイッチ（ＳＷ）は、
電源電圧Ｖccに接続された端子を選択しており、電圧Ｖ
NW（ＶNWは、前記Ｐチャネル型ＭＯＳトランジスタ６の
Ｎ型ウェルに印加される電圧）は、先ず、電源電圧Ｖcc
に立ち上げられ、続いて、内部昇圧電圧Ｖppが安定した
後に切換回路９のスイッチ（ＳＷ）が、内部昇圧電圧Ｖ
ppに接続された端子を選択することで、電圧ＶNWは、内
部昇圧電圧Ｖppに立ち上げられる。
【００２７】これによって本発明では、従来、電源投入
時における昇圧時間や配線遅延等の影響により発生して
いた入力リークの問題に対して、電源投入時に電源電圧
Ｖccを前記Ｎ型ウェルに供給することで、入力リークの
発生を抑制し、更に、内部昇圧電圧Ｖppが安定した後に
は、該内部昇圧電圧Ｖppを前記Ｎ型ウェルに供給するこ
とで、従来と同様に入力リークの発生を抑制できる。
時における昇圧時間や配線遅延等の影響により発生して
いた入力リークの問題に対して、電源投入時に電源電圧
Ｖccを前記Ｎ型ウェルに供給することで、入力リークの
発生を抑制し、更に、内部昇圧電圧Ｖppが安定した後に
は、該内部昇圧電圧Ｖppを前記Ｎ型ウェルに供給するこ
とで、従来と同様に入力リークの発生を抑制できる。
【００２８】
【発明の効果】本発明によれば、出力バッファ回路のＰ
チャネル型ＭＯＳトランジスタのＮ型ウェルに印加する
電圧を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え
可能としたことで、電源投入時における昇圧時間や配線
遅延等の影響により発生していた入力リークの問題に対
して、電源投入時において、前記Ｎ型ウェルに電源電圧
Ｖccを供給することで、入力リークの発生を抑制するこ
とができる。
チャネル型ＭＯＳトランジスタのＮ型ウェルに印加する
電圧を、電源電圧Ｖccと内部昇圧電圧Ｖppとに切り換え
可能としたことで、電源投入時における昇圧時間や配線
遅延等の影響により発生していた入力リークの問題に対
して、電源投入時において、前記Ｎ型ウェルに電源電圧
Ｖccを供給することで、入力リークの発生を抑制するこ
とができる。
【図１】本発明の一実施形態の半導体装置の一部回路図
である。
である。
【図２】本発明の一実施形態の半導体装置の動作波形図
である。
である。
【図３】従来の半導体装置のの一部回路図である。
【図４】従来の半導体装置の動作波形図である。
１…バッファ回路 ６…Ｐチャネル型ＭＯＳトランジスタ ７…Ｎチャネル型ＭＯＳトランジスタ ８…入出力ピン ９…切換回路 １０…内部昇圧回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J032 AB02 AC14 5J055 AX06 AX57 AX64 BX16 CX23 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ18 EZ25 FX12 FX17 FX35 GX01 GX04 5J056 AA04 BB49 CC00 CC29 DD13 DD28 EE04 FF08 GG09 KK01
Claims (2)
- 【請求項１】 直列接続されたＰチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとから成る
２つの出力トランジスタと、 入力データに基づいて前記出力トランジスタを交互にオ
ン・オフ制御して前記両出力トランジスタ間に接続され
た入出力ピンから出力データを出力する半導体装置にお
いて、 前記Ｐチャネル型ＭＯＳトランジスタのＮ型ウェルに印
加する電圧を、電源電圧と内部昇圧電圧とに切り換え可
能とする切換回路を具備し、電源投入時には電源電圧を
供給し、内部昇圧電圧が安定した時点で内部昇圧電圧に
切り換えることを特徴とする半導体装置。 - 【請求項２】 そのソース電極が高電位側電源に接続さ
れ、そのＮ型ウェルが該Ｎ型ウェルに印加する電圧を、
電源電圧と内部昇圧電圧とに切り換え可能とする切換回
路に接続されたＰチャネル型ＭＯＳトランジスタと、 そのソース電極が低電位側電源Ｖssに接続され、そのド
レイン電極が前記ＰＭＯＳトランジスタのドレイン電極
と接続されたＮチャネル型ＭＯＳトランジスタと、 前記Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型
ＭＯＳトランジスタ間に接続された入出力ピンとを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295543A JP2000124787A (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295543A JP2000124787A (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124787A true JP2000124787A (ja) | 2000-04-28 |
Family
ID=17822016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295543A Pending JP2000124787A (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203801A (ja) * | 2005-01-24 | 2006-08-03 | Fujitsu Ltd | バッファ回路及び集積回路 |
| JP2016032295A (ja) * | 2014-07-25 | 2016-03-07 | 三重富士通セミコンダクター株式会社 | 電源立ち上げ時のボディバイアス電圧を確立する集積回路デバイス及び方法 |
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-
1998
- 1998-10-16 JP JP10295543A patent/JP2000124787A/ja active Pending
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