JPH07129538A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH07129538A
JPH07129538A JP5271955A JP27195593A JPH07129538A JP H07129538 A JPH07129538 A JP H07129538A JP 5271955 A JP5271955 A JP 5271955A JP 27195593 A JP27195593 A JP 27195593A JP H07129538 A JPH07129538 A JP H07129538A
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Akihide Aoki
章英 青木
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Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
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Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
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Abstract

(57)【要約】 【目的】 第１、２電源等、複数の電源があるデバイス
において、一方の電源が落ちても、その過渡において貫
通電流を低減することを目的とする。 【構成】 内部回路において、電源が下がる方の第１電
源を用いて出力される信号を本モード時“Ｌ”にしてお
き、第２電源の入力ゲートとする。また、本モードに入
る信号を第１電源で作っておき、第２電源で貫通電流が
流れない様、状態を固定する。 【効果】 この発明によれば、第１電源、第２電源等デ
バイス内部で複数の電源がある場合で、一方の電源を下
げるモードがある場合の電源が下がる過渡においても、
貫通電流を流すことが無くなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に貫通電流による電圧降下を防止することに関す
るものである。
【０００２】
【従来の技術】図７は従来の半導体集積回路を示し、特
に複数の電源を持つものである。説明の便宜上、電源は
２系統（第１電源および第２電源）の場合を示すが、３
系統以上であっても同様である。１は半導体デバイス全
体を示し、２は第１電源を用いる素子群（以下、第１電
源系素子群と称す）、４は、第１電源系素子群２の出力
Ｉ／Ｆ部（Ｉ／Ｆはインタフェースの略）、３は第２電
源を用いる素子群（以下、第２電源系素子群と称す）、
６は、第２電源系素子群３の入力Ｉ／Ｆ部、５ａ〜５ｃ
は出力Ｉ／Ｆ部４の出力信号である。第２電源系素子群
３には、例えばＲＡＭ等の揮発性メモリが、第１電源系
素子群２には、ＣＰＵやＲＯＭ等の第２電源系素子群３
とは別の素子が考えられる。第２電源系素子群３の一例
であるメモリは、第２電源が供給されているので、第１
電源の通電を遮断した場合でも、その動作が正常に機能
（データを保持）する様に見える。これをＲＡＭバック
アップ機能と呼ぶ。また、第１電源系素子群２からの出
力信号５ａ〜５ｃは、第２電源系素子群３の入力信号と
して使用されているものがある。図８は、従来の出力Ｉ
／Ｆ部４ａおよび入力Ｉ／Ｆ部６ａを表し、７は第１電
源系素子群２内から出力される信号を表し、出力信号５
ａは、信号７が出力Ｉ／Ｆ部４ａで反転増幅された出力
信号である。
【０００３】次に動作について説明する。図９は、図７
の複数電源を持つ半導体集積回路の第１電源の通電が遮
断または電源の電位をレベルダウンする過渡を説明する
もので、従来の半導体集積回路での各電位、電流がどの
ように変化するかを表している。１６は第１電源の電位
ＶCCを示し、１７ａは第２電源の電位ＶDDを示し、１８
ａは第２電源の電流を示し、１９ａは出力Ｉ／Ｆ部４ａ
から出力される出力信号５ａの電位を示す。第１電源の
電位１６は、電源電位から接地電位まで遮断される状態
に入っている。第２電源の電位１７ａは、第１電源の電
位１６が遮断される過渡において、第２電源系素子群３
の入力Ｉ／Ｆ部６ａに貫通電流が流れるため、一時的に
電位１７ａが下がることを表している。この動作は次の
通りである。 １．第１電源系素子群２からの信号７は、第１電源の通
電遮断前は“Ｌ”レベルであり、出力信号５ａは１９ａ
に示す様に電源電位に等しく“Ｈ”レベルである。 ２．第１電源の通電を遮断すると、電位１６は電源レベ
ルから接地レベルへと変化する。 ３．この時、出力信号５ａは電位１６と同じ様に、電源
レベル（“Ｈ”）から接地レベル（“Ｌ”）へ半導体素
子における通常のスイッチング動作と比較して非常にゆ
っくりと変化する。 ４．出力信号５ａは非常にゆっくり変化するため、入力
Ｉ／Ｆ部６ａでは通常のスイッチング動作時の貫通電流
よりも多くの貫通電流（１８ａの突出した部分に相当す
る）が流れる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は、上記のように構成されているので、第１電源電位が
下がる過渡状態に、多量の貫通電流が流れ、一時的にせ
よ第２電源電位も下がる（瞬時降圧）。このため、動作
上不具合が発生する危険がある。または、第２電源電位
が下がることを防止するために、第２電源に接続された
素子に多量の電流（貫通電流）が流れても、第２電源の
出力が影響の少ない著しく強化した電源を必要とする等
の問題があった。
【０００５】この発明は、上記のような問題を解決する
ためになされたもので、第１電源電位が下がった場合に
おいても、第２電源で動作する素子に貫通電流が流れて
しまうという影響を与えず、従って第２電源電位を下げ
ることなく安定した動作を保証することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１の電源電位を下げる時、出力信号を
“Ｌ”に固定する、または入力信号のレベルに関係なく
固定の入力にするものである。
【０００７】
【作用】この発明により、出力信号のレベルが電源の通
電を遮断する際も変化しないで“Ｌ”を維持するよう動
作するので、入力側回路ではスイッチング動作は生じな
いので貫通電流は流れない。また、入力側回路で入力信
号をマスクし、入力信号のレベルが変化しても、その変
化する入力自体を受付けない様に動作するので貫通電流
は流れない。
【０００８】
【実施例】
実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例である。図１は複数電源
を持つデバイスの内部回路を表しており、特に第１電源
系素子群２から第２電源系素子群３への連絡部分を示し
ている。７は第一電源系素子群２内から出力される信号
であり、例えばＣＰＵで処理されて出力Ｉ／Ｆ４ａに出
力される信号である。５ａはその信号の第１電源系素子
群２から第２電源系素子群３への出力である。図の左側
は第１電源を用い、右側は第２電源を用いる部分を表し
ている。
【０００９】第１電源が下がるモード時、信号７は出力
Ｉ／Ｆ４ａおよび第１電源系素子群２内に設けられ、第
１電源に接続されたゲート８を通り第１電源系素子群２
の出力信号５ａとなる。その出力である出力信号５ａの
状態が第２電源系素子群３へは“Ｌ”レベルで入る様に
素子の段数を調節する。この出力信号５ａの状態が
“Ｌ”レベルであるため、第１電源の電位が変化しても
出力信号５ａの状態は変らず“Ｌ”状態であるため、第
２電源系素子群３内に貫通電流を生ずることはない。従
って、第２電源電位が下がることはない。第２電源系素
子群３から第１電源系素子群２のゲート８を設ける方法
は、図８に示した従来のゲート６ａに接続されている電
源を半導体チップ内で配線によって第２電源から第１電
源に変更させることで簡単に実現できる。これは新たな
別の制御信号を必要とせず、素子の追加を必要とせず、
配線による素子の電源変更のみで容易に実施できる。
【００１０】実施例２．図２に示す様、第１電源が下が
るモード時の信号９と信号７を制御手段１０に入力す
る。制御信号９は第１電源の電位のレベルが“Ｈ”から
下がったときに図示しない第１電源電位検出回路によ
り、レベルが下がったことを検知したことを示す信号ま
たは第１電源を下げることが可能であることを示す信号
である。制御信号９のレベルは通常は“Ｈ”レベルであ
る。“Ｌ”レベルの制御信号９が入力されると、制御手
段１０は“Ｈ”を出力し、出力Ｉ／Ｆ４ａは“Ｌ”を出
力する。この出力は、入力Ｉ／Ｆ６ａに入力される。本
モード時は必ず第２電源系に入る信号５ａは“Ｌ”とな
る様に制御手段１０の出力の後段以降にインバータを追
加等して、第１電源が変化しても第２電源の素子６ａで
貫通電流が生じない様に出力信号の状態を固定してお
く。実施例では信号９は“Ｌ”アクティブであるため信
号９の反転とＯＲを取っている。この様な構成とするこ
とで、第２電源の入力素子に変更を加えることなく貫通
電流の低減が可能である。
【００１１】実施例３．図３に示す様、第１電源が下が
るモード時の信号９を用い、Ｎチャネルトランジスタで
構成されたトランスミッションゲート１２で第２電源系
に入る信号５ａを電気的に断つ。このことにより第１電
源の出力信号５ａがどの状態であっても第２電源素子に
伝達されることはない。この時、第２電源素子６ａの入
力信号がフローティング状態となり出力が不安定になる
ことと、貫通電流が流れることを防ぐために２つのイン
バータ回路で構成されたラッチ回路１３でトランスミッ
ションゲート１２がＯＦＦする以前の信号５ａの状態を
保持しておく。信号５ａの状態が変化しても第２電源の
素子６ａで貫通電流は生じない。
【００１２】また、図４に示す様、前記トランスミッシ
ョンゲート１２に代わってクロックドゲート１４および
インバータを用いてもよい。前記クロックドゲート１４
は２つのＰチャネルトランスジスタと２つのＮチャネル
トランジスタで構成され、前記Ｐチャネルトランジスタ
とＮチャネルトランジスタは直列に接続される。第１電
源が下がるモード時の制御信号９が前記クロックドゲー
ト１４に入力されると、その信号は１つのＮチャネルト
ランジスタに入力され、また、その信号は反転され１つ
のＰチャネルトランジスタに入力され、クロックドゲー
ト１４の出力はフローティング状態になる。クロックド
ゲート１４の出力がフローティング状態となるので、フ
ローティング状態前の信号５ａの状態がラッチ回路１３
に保持される。
【００１３】また、図５に示す様、第１電源の下がるモ
ードの入力を外部端子１５からの入力で行なう。第１電
源の下がるモード信号は、図示しない電位レベル検出器
が外部端子１２に接続されており、第１電源の電位が
“Ｈ”から下がるときに出力される。第１電源が下がる
モードは外部端子からの制御になるため、本デバイス内
部での制御回路が不用となり、信号線のみを追加する簡
略化されたものとなる。
【００１４】また、図６に示す様、第１電源の電位が
“Ｈ”から下がるときに出力されるモード信号の入力が
有った後、ＣＰＵ２０からの命令制御によってトランス
ミッションゲート１２の制御を行なってもよい。またＣ
ＰＵ２０からの命令でトランスミッションゲート１２を
制御した後で第１電源の通電を遮断することもできる。
【００１５】
【発明の効果】以上の様に、この発明によれば、第１電
源、第２電源等デバイス内部で複数の電源がある場合
で、一方の電源電圧を下げるモード若しくは通電を遮断
するモードがある場合の電源が下がる過渡においても、
第２電源に貫通電流が流れなくなるため、第２電源の電
位を落とすことなく安定した動作が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例による内部回路を示した図
である。
【図２】この発明の他の実施例による内部回路図を示し
た図である。
【図３】この発明の他の実施例による内部回路図を示し
た図である。
【図４】この発明の他の実施例による内部回路図を示し
た図である。
【図５】この発明の他の実施例による内部回路図を示し
た図である。
【図６】この発明の他の実施例による内部回路図を示し
た図である。
【図７】従来の半導体回路の全体図を示した図である。
【図８】従来例による内部回路図を示した図である。
【図９】半導体回路での電位、電流を示したものであ
る。
【符号の説明】
１ 半導体デバイス ２ 第１電源を用いる素子群 ３ 第２電源を用いる素子群 ４ａ 出力インタフェース部 ４ｂ 出力インタフェース部 ４ｃ 出力インタフェース部 ５ 出力信号 ６ａ 入力インタフェース部 ６ｂ 入力インタフェース部 ６ｃ 入力インタフェース部 ７ 第１電源系素子群内から出力される信号 ８ ゲート ９ 制御信号 １０ 制御手段 １１ 制御手段 １２ トランスミッションゲート １３ ラッチ回路 １４ クロックドゲート １５ 外部端子 １６ 第１電源の電位 １７ａ 第２電源の電位 １８ａ 第２電源の電流 １９ａ 出力信号の電位
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また、図４に示す様、前記トランスミッシ
ョンゲート１２及び素子６ａに代わってクロックドゲー
ト１４およびインバータを用いてもよい。前記クロック
ドゲート１４は２つのＰチャネルトランジスタと２つの
Ｎチャネルトランジスタで構成され、前記Ｐチャネルト
ランジスタとＮチャネルトランジスタは直列に接続され
る。第１電源が下がるモード時の制御信号９が前記クロ
ックドゲート１４に入力されると、その信号は１つのＮ
チャネルトランジスタに入力され、また、その信号は反
転され１つのＰチャネルトランジスタに入力され、クロ
ックドゲート１４の出力はフローティング状態になる。
よって、出力信号５ａの状態が変化しても貫通電流は生
じない。クロックドゲート１４の出力がフローティング
状態となるので、フローティング状態前の信号５ａの状
態がラッチ回路１３に保持される。この時、第１電源が
下がるモード時の制御信号９は“Ｌ”であるため、第１
電源が下がってもその状態に変化なく、クロックドゲー
ト１４のＰチャネルトランジスタのゲートを反転するイ
ンバータには貫通電流は流れない。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ独立した電源系を持つ回路で、
    一方の回路より他方の回路に信号を供給する回路におい
    て、 通電の遮断をする回路側に設けられ、電源の通電状態か
    ら通電の遮断状態に状態遷移させる時は、通電の遮断を
    する回路側からの出力信号は状態の遷移に先だって、通
    電の遮断をしない回路側に“Ｌｏｗ”レベルに固定して
    出力する出力手段を備えていることを特徴とする半導体
    集積回路。
  2. 【請求項２】 それぞれ独立した電源系を持つ回路で、
    一方の回路より他方の回路に信号を供給する回路におい
    て、 通電の遮断をする回路側で生成される信号と、 電源の通電状態から通電の遮断状態に状態遷移させる時
    にアクティブとなる出力制御信号と、 前記出力手段の出力は出力Ｉ／Ｆに接続され、第１電源
    に接続され、前記出力制御信号と前記信号とを受けて前
    記出力制御信号がアクティブ状態となったときは“Ｈｉ
    ｇｈ”を生成する出力手段と、前記出力手段の“Ｈｉｇ
    ｈ”出力を受け、前記出力Ｉ／Ｆは“Ｌｏｗ”を出力す
    ることを特徴とする半導体集積回路。
  3. 【請求項３】 それぞれ独立した電源系を持つ回路で、
    一方の回路より他方の回路に信号を供給する回路におい
    て、 電源の通電状態から通電の遮断状態に状態遷移させる時
    にアクティブとなる入力制御信号と、 前記入力制御信号に接続され前記入力制御信号がアクテ
    ィブとなったときに通電の遮断をしない回路側の入力信
    号の電位を保持した後、前記入力信号の受け取りを禁止
    させる手段とを備えたことを特徴とする半導体集積回
    路。
JP5271955A 1993-10-29 1993-10-29 半導体集積回路 Pending JPH07129538A (ja)

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KR950012720A (ko) 1995-05-16

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