JP2560380B2 - 出力過電流制限回路 - Google Patents
出力過電流制限回路Info
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- JP2560380B2 JP2560380B2 JP63020194A JP2019488A JP2560380B2 JP 2560380 B2 JP2560380 B2 JP 2560380B2 JP 63020194 A JP63020194 A JP 63020194A JP 2019488 A JP2019488 A JP 2019488A JP 2560380 B2 JP2560380 B2 JP 2560380B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＮチャネルMOSトランジスタからなる出力ト
ランジスタとチャージポンプ回路とにより構成される所
謂流し出し型（ソースタイプ）の出力回路における過電
流を制限する出力過電流制限回路に関し、特に、応答速
度が速い出力過電流制限回路に関する。
ランジスタとチャージポンプ回路とにより構成される所
謂流し出し型（ソースタイプ）の出力回路における過電
流を制限する出力過電流制限回路に関し、特に、応答速
度が速い出力過電流制限回路に関する。
［従来の技術］ 従来、ＮチャネルMOSトランジスタ（以下、NMOSとい
う）を出力トランジスタとして使用し、チャージポンプ
回路によりこの出力トランジスタのゲート電圧が与えら
れる所謂流し出し型（ソースタイプ）の出力回路におい
ては、出力端子に流れる過電流を制限するための出力過
電流制限回路が設けられている。
う）を出力トランジスタとして使用し、チャージポンプ
回路によりこの出力トランジスタのゲート電圧が与えら
れる所謂流し出し型（ソースタイプ）の出力回路におい
ては、出力端子に流れる過電流を制限するための出力過
電流制限回路が設けられている。
第３図はこの種の従来の出力過電流制限回路を示す回
路図である。電源ライン７には電源電圧が与えられてお
り、この電源ライン７と出力端子５との間にNMOSからな
る出力トランジスタ２が接続されている。出力トランジ
スタ２はそのゲート電圧がチャージポンプ回路１により
与えられており、このチャージポンプ回路１により導通
制御される。出力トランジスタ２が導通すると、電源ラ
イン７から出力端子５へ電流が流出する。
路図である。電源ライン７には電源電圧が与えられてお
り、この電源ライン７と出力端子５との間にNMOSからな
る出力トランジスタ２が接続されている。出力トランジ
スタ２はそのゲート電圧がチャージポンプ回路１により
与えられており、このチャージポンプ回路１により導通
制御される。出力トランジスタ２が導通すると、電源ラ
イン７から出力端子５へ電流が流出する。
電流検出回路10は出力端子５に流れる電流の大きさを
検出部９に流れる電流から検出する。電流検出回路10は
この検出信号をコントロール回路11に出力する。コント
ロール回路11はこの検出信号に基いてチャージポンプ回
路１の出力を制御すべく、制御信号を出力する。
検出部９に流れる電流から検出する。電流検出回路10は
この検出信号をコントロール回路11に出力する。コント
ロール回路11はこの検出信号に基いてチャージポンプ回
路１の出力を制御すべく、制御信号を出力する。
チャージポンプ回路１の出力は、前述したように、出
力トランジスタ２のゲートに入力されており、その出力
レベルはコントロール回路11の制御信号に基いて変化す
る。そして、出力トランジスタ２を介して流れる出力電
流はそのゲートに入力されたチャージポンプ回路１の出
力レベルに基いて制御される。
力トランジスタ２のゲートに入力されており、その出力
レベルはコントロール回路11の制御信号に基いて変化す
る。そして、出力トランジスタ２を介して流れる出力電
流はそのゲートに入力されたチャージポンプ回路１の出
力レベルに基いて制御される。
いま、出力端子５に過電流が流れたとする。そうする
と、検出部９に流れる電流から出力端子５の過電流を検
出した電流検出回路10は、過電流を示す検出信号をコン
トロール回路11に出力する。コントロール回路11は制御
信号を出力し、チャージポンプ回路１を制御してその出
力レベルを低下させる。これにより、出力トランジスタ
２はそのゲート電圧が低下して、ソースドレインに流れ
る電流が低下する。このようして、出力端子５の過電流
が制限される。
と、検出部９に流れる電流から出力端子５の過電流を検
出した電流検出回路10は、過電流を示す検出信号をコン
トロール回路11に出力する。コントロール回路11は制御
信号を出力し、チャージポンプ回路１を制御してその出
力レベルを低下させる。これにより、出力トランジスタ
２はそのゲート電圧が低下して、ソースドレインに流れ
る電流が低下する。このようして、出力端子５の過電流
が制限される。
［発明が解決しようとする課題］ しかしながら、上述した従来の出力過電流制限回路に
おいては、出力端子５の過電流は、検出部９、電流検出
回路10、コントロール回路11及びチャージポンプ回路１
の各回路の動作時間に基いた時間だけ遅延した後、制限
動作を受ける。この時間は十分短いとはいえず、従来の
出力過電流制限回路においては、過電流が流れた後、こ
の過電流を制限するまでに出力端子５に接続された素子
が破壊してしまうことがあるという問題点を有する。本
発明はかかる問題点に鑑みてなされたものであって、過
電流制限動作を高速にすることができ、出力トランジス
タ及び負荷等の破壊を確実に防止することができる出力
過電流制限回路を提供することを目的とする。
おいては、出力端子５の過電流は、検出部９、電流検出
回路10、コントロール回路11及びチャージポンプ回路１
の各回路の動作時間に基いた時間だけ遅延した後、制限
動作を受ける。この時間は十分短いとはいえず、従来の
出力過電流制限回路においては、過電流が流れた後、こ
の過電流を制限するまでに出力端子５に接続された素子
が破壊してしまうことがあるという問題点を有する。本
発明はかかる問題点に鑑みてなされたものであって、過
電流制限動作を高速にすることができ、出力トランジス
タ及び負荷等の破壊を確実に防止することができる出力
過電流制限回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る出力過電流制限回路は、チャージポンプ
回路と、電源及び出力端子間に接続されると共に前記チ
ャージポンプ回路からゲート電圧が印加されるＮチャネ
ルMOS出力トランジスタと、そのゲートが前記電源に接
続されそのドレインが前記出力トランジスタのゲートに
接続されたＮチャネルMOS制御トランジスタと、この制
御トランジスタのソースと前記出力端子との間に接続さ
れた定電圧素子と、を有することを特徴とする。
回路と、電源及び出力端子間に接続されると共に前記チ
ャージポンプ回路からゲート電圧が印加されるＮチャネ
ルMOS出力トランジスタと、そのゲートが前記電源に接
続されそのドレインが前記出力トランジスタのゲートに
接続されたＮチャネルMOS制御トランジスタと、この制
御トランジスタのソースと前記出力端子との間に接続さ
れた定電圧素子と、を有することを特徴とする。
［作用］ 本発明においては、ＮチャネルMOS出力トランジスタ
はチャージポンプ回路からゲート電圧を印加されて導通
状態となり、電源から出力トランジスタを介して出力端
子に電流が流出する。
はチャージポンプ回路からゲート電圧を印加されて導通
状態となり、電源から出力トランジスタを介して出力端
子に電流が流出する。
出力端子に接続された負荷が適正な場合には、出力ト
ランジスタが導通状態となっていることから、出力端子
の出力電圧と電源電圧とが略々等しいので、Ｎチャネル
MOS制御トランジスタのゲート電圧とソース電圧とが略
々等しいため、制御トランジスタは非導通状態であり、
出力電流に影響を与えることはない。
ランジスタが導通状態となっていることから、出力端子
の出力電圧と電源電圧とが略々等しいので、Ｎチャネル
MOS制御トランジスタのゲート電圧とソース電圧とが略
々等しいため、制御トランジスタは非導通状態であり、
出力電流に影響を与えることはない。
一方、出力端子に接続された負荷に異常が発生した場
合、例えば、出力端子が低抵抗を介して接地された場合
には、出力トランジスタに過電流が流れようとする。し
かし、電源電圧と出力端子の出力電圧との差が制御トラ
ンジスタのスレッショルド電圧と定電圧素子により定ま
る電圧との和以上になると、制御トランジスタが導通
し、出力トランジスタのゲート電圧を低下させる。この
ように、本発明においては、過電流時の出力端子の電圧
変化をNMOS制御トランジスタと定電圧素子とを介して直
接出力トランジスタのゲートにフィードバックすること
により、出力端子に流出しようとする電流が抑制され、
過電流が制限される。
合、例えば、出力端子が低抵抗を介して接地された場合
には、出力トランジスタに過電流が流れようとする。し
かし、電源電圧と出力端子の出力電圧との差が制御トラ
ンジスタのスレッショルド電圧と定電圧素子により定ま
る電圧との和以上になると、制御トランジスタが導通
し、出力トランジスタのゲート電圧を低下させる。この
ように、本発明においては、過電流時の出力端子の電圧
変化をNMOS制御トランジスタと定電圧素子とを介して直
接出力トランジスタのゲートにフィードバックすること
により、出力端子に流出しようとする電流が抑制され、
過電流が制限される。
［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。第１図は本発明の第１の実施例に係る出力過
電流制限回路を示す回路図である。電源（図示せず）に
接続された電源ライン７と出力端子５との間にはNMOSか
らなる出力トランジスタ２が接続されており、出力トラ
ンジスタ２のドレインは電源ライン７に接続され、ソー
スは出力端子５に接続されている。この出力トランジス
タ２のゲートはチャージポンプ回路１の出力端に接続さ
れており、チャージポンプ回路１からゲート電圧が印加
される。チャージポンプ回路１の出力電圧は出力トラン
ジスタ２を十分に導通させることができる電圧まで昇圧
されている。
説明する。第１図は本発明の第１の実施例に係る出力過
電流制限回路を示す回路図である。電源（図示せず）に
接続された電源ライン７と出力端子５との間にはNMOSか
らなる出力トランジスタ２が接続されており、出力トラ
ンジスタ２のドレインは電源ライン７に接続され、ソー
スは出力端子５に接続されている。この出力トランジス
タ２のゲートはチャージポンプ回路１の出力端に接続さ
れており、チャージポンプ回路１からゲート電圧が印加
される。チャージポンプ回路１の出力電圧は出力トラン
ジスタ２を十分に導通させることができる電圧まで昇圧
されている。
出力トランジスタ２のゲートと出力端子５との間に
は、フィードバック用NMOS3と定電圧素子を構成するダ
イオード４とが直列に接続されており、NMOS3のドレイ
ンは出力トランジスタ２のゲートに接続され、ソースは
ダイオード４のアノードに接続され、ゲートは電源ライ
ン７に接続されている。ダイオード４のカソードは出力
端子５に接続されている。なお、NMOS3のスレッショル
ド電圧はVT3であり、ダイオード４の順方向電圧はV4で
ある。
は、フィードバック用NMOS3と定電圧素子を構成するダ
イオード４とが直列に接続されており、NMOS3のドレイ
ンは出力トランジスタ２のゲートに接続され、ソースは
ダイオード４のアノードに接続され、ゲートは電源ライ
ン７に接続されている。ダイオード４のカソードは出力
端子５に接続されている。なお、NMOS3のスレッショル
ド電圧はVT3であり、ダイオード４の順方向電圧はV4で
ある。
次に、このように構成された出力過電流制限回路の動
作について説明する。いま、出力端子５には適正な負荷
（図示せず）が接続されているものとする。出力トラン
ジスタ２はチャージポンプ回路１から十分に導通可能の
電圧を与えられてオン状態となっている。このため、電
源ライン７から出力トランジスタ２を介して出力端子５
に電流が流出する。この場合には、出力端子５の出力電
圧は電源ライン７に与えられる電源電圧と略々同一であ
る。
作について説明する。いま、出力端子５には適正な負荷
（図示せず）が接続されているものとする。出力トラン
ジスタ２はチャージポンプ回路１から十分に導通可能の
電圧を与えられてオン状態となっている。このため、電
源ライン７から出力トランジスタ２を介して出力端子５
に電流が流出する。この場合には、出力端子５の出力電
圧は電源ライン７に与えられる電源電圧と略々同一であ
る。
一方、NMOS3のゲートには電源ライン７の電源電圧が
印加されており、NMOS3は出力端子５の出力電圧が電源
電圧よりもNMOS3のスレッショルド電圧VT3とダイオード
４の順方向電圧V4との和（VT3＋V4）以上低下した場合
に導通状態となる。出力端子５に適正な負荷が接続され
ている場合は、出力端子５の電圧は略々電源電圧である
から、NMOS3は非導通であり、回路動作に影響を与えな
い。
印加されており、NMOS3は出力端子５の出力電圧が電源
電圧よりもNMOS3のスレッショルド電圧VT3とダイオード
４の順方向電圧V4との和（VT3＋V4）以上低下した場合
に導通状態となる。出力端子５に適正な負荷が接続され
ている場合は、出力端子５の電圧は略々電源電圧である
から、NMOS3は非導通であり、回路動作に影響を与えな
い。
いま、出力端子５の負荷に異常が発生した場合、例え
ば、出力端子５が低抵抗を介してグランドにショートさ
れた場合には、出力トランジスタ２に流れる電流が急激
に増加して出力端子５に過電流が流れようとする。しか
し、出力端子５が低抵抗を介してグランドにショートさ
れると、出力端子５の出力電圧は急激に低下する。この
出力電圧が電源電圧よりも（VT3＋V4）だけ低下した時
点でNMOS3は導通する。そうすると、出力トランジスタ
２のゲート電圧が低下し、出力トランジスタ２は強オン
状態から弱オン状態に移行する。これにより、出力トラ
ンジスタ２に流れようとした過電流が抑制されて出力端
子５に流れようとした過電流が制限される。
ば、出力端子５が低抵抗を介してグランドにショートさ
れた場合には、出力トランジスタ２に流れる電流が急激
に増加して出力端子５に過電流が流れようとする。しか
し、出力端子５が低抵抗を介してグランドにショートさ
れると、出力端子５の出力電圧は急激に低下する。この
出力電圧が電源電圧よりも（VT3＋V4）だけ低下した時
点でNMOS3は導通する。そうすると、出力トランジスタ
２のゲート電圧が低下し、出力トランジスタ２は強オン
状態から弱オン状態に移行する。これにより、出力トラ
ンジスタ２に流れようとした過電流が抑制されて出力端
子５に流れようとした過電流が制限される。
このように、本実施例に係る出力過電流制限回路は、
出力端子５の電圧変化をNMOS3及びダイオード４を介し
て出力トランジスタ２のゲートにフィードバックするこ
とにより、出力トランジスタ２による過電流の制限動作
が極めて迅速になり、確実に過電流を防止することがで
きる。このため、出力端子５に接続された素子等が破壊
されることを確実に防止することができる。
出力端子５の電圧変化をNMOS3及びダイオード４を介し
て出力トランジスタ２のゲートにフィードバックするこ
とにより、出力トランジスタ２による過電流の制限動作
が極めて迅速になり、確実に過電流を防止することがで
きる。このため、出力端子５に接続された素子等が破壊
されることを確実に防止することができる。
第２図は本発明の第２の実施例に係る出力過電流制限
回路を示す回路図である。第２図において第１図と同一
物には同一符号を付して説明を省略する。第２の実施例
は定電圧素子としてダイオード４に替えてツェナーダイ
オード８を使用している点が第１の実施例と異なる。
回路を示す回路図である。第２図において第１図と同一
物には同一符号を付して説明を省略する。第２の実施例
は定電圧素子としてダイオード４に替えてツェナーダイ
オード８を使用している点が第１の実施例と異なる。
第２の実施例においては、NMOS3は電源電圧と出力端
子５の出力電圧との差がNMOS3のスレッショルド電圧VT3
とツェナーダイオード８により定まる電圧との和の電圧
以上になると導通する。従って、第１の実施例と同様
に、出力端子５に過電流が流れようとすると、出力電圧
が低下することからNMOS3が導通し、出力トランジスタ
２のゲート電圧を低下させて出力トランジスタ２に流れ
る電流を抑制する。これにより、出力端子５の過電流が
制限される。
子５の出力電圧との差がNMOS3のスレッショルド電圧VT3
とツェナーダイオード８により定まる電圧との和の電圧
以上になると導通する。従って、第１の実施例と同様
に、出力端子５に過電流が流れようとすると、出力電圧
が低下することからNMOS3が導通し、出力トランジスタ
２のゲート電圧を低下させて出力トランジスタ２に流れ
る電流を抑制する。これにより、出力端子５の過電流が
制限される。
［発明の効果］ 以上説明したように、本発明によれば、制御トランジ
スタはそのドレインが出力トランジスタのゲートに接続
され、そのゲートが電源に接続され、そのソースが定電
圧素子を介して出力端子に接続されているから、出力端
子に過電流が流れようとしても、制御トランジスタが導
通して出力トランジスタのゲート電圧を低下させ、出力
トランジスタを介して流れる電流を制限するので、極め
て迅速に過電流制限動作がなされ、出力トランジスタ及
び出力端子に接続された素子等の破壊を確実に防止する
ことができる。
スタはそのドレインが出力トランジスタのゲートに接続
され、そのゲートが電源に接続され、そのソースが定電
圧素子を介して出力端子に接続されているから、出力端
子に過電流が流れようとしても、制御トランジスタが導
通して出力トランジスタのゲート電圧を低下させ、出力
トランジスタを介して流れる電流を制限するので、極め
て迅速に過電流制限動作がなされ、出力トランジスタ及
び出力端子に接続された素子等の破壊を確実に防止する
ことができる。
第１図は本発明の第１の実施例に係る出力過電流制限回
路を示す回路図、第２図は本発明の第２の実施例に係る
出力過電流制限回路を示す回路図、第３図は従来の出力
過電流制限回路を示す回路図である。 1;チャージポンプ回路、2;出力トランジスタ、3;フィー
ドバック用NMOS、4;ダイオード（定電圧素子）、5;出力
端子、7;電源ライン、8;ツェナーダイオード（定電圧素
子）、9;検出部、10;電流検出回路、11;コントロール回
路
路を示す回路図、第２図は本発明の第２の実施例に係る
出力過電流制限回路を示す回路図、第３図は従来の出力
過電流制限回路を示す回路図である。 1;チャージポンプ回路、2;出力トランジスタ、3;フィー
ドバック用NMOS、4;ダイオード（定電圧素子）、5;出力
端子、7;電源ライン、8;ツェナーダイオード（定電圧素
子）、9;検出部、10;電流検出回路、11;コントロール回
路
Claims (1)
- 【請求項１】チャージポンプ回路と、電源及び出力端子
間に接続されると共に前記チャージポンプ回路からゲー
ト電圧が印加されるＮチャネルMOS出力トランジスタ
と、そのゲートが前記電源に接続されそのドレインが前
記出力トランジスタのゲートに接続されたＮチャネルMO
S制御トランジスタと、この制御トランジスタのソース
と前記出力端子との間に接続された定電圧素子と、を有
することを特徴とする出力過電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020194A JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020194A JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196913A JPH01196913A (ja) | 1989-08-08 |
| JP2560380B2 true JP2560380B2 (ja) | 1996-12-04 |
Family
ID=12020364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020194A Expired - Lifetime JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560380B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540747Y2 (ja) * | 1992-05-22 | 1997-07-09 | 株式会社マツショウ | 自動車用ランプ点灯装置 |
| JP3779904B2 (ja) * | 2001-10-05 | 2006-05-31 | 三菱電機株式会社 | レベルシフト回路 |
| JPWO2022123977A1 (ja) * | 2020-12-11 | 2022-06-16 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178632U (ja) * | 1982-05-26 | 1983-11-29 | 株式会社日立製作所 | デジタル駆動型熱線式空気質量流量計 |
| JPS59195840U (ja) * | 1983-06-13 | 1984-12-26 | 日産自動車株式会社 | 負荷駆動回路 |
| US4728826A (en) * | 1986-03-19 | 1988-03-01 | Siemens Aktiengesellschaft | MOSFET switch with inductive load |
-
1988
- 1988-01-31 JP JP63020194A patent/JP2560380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01196913A (ja) | 1989-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
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