JPH01196913A - 出力過電流制限回路 - Google Patents
出力過電流制限回路Info
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- JPH01196913A JPH01196913A JP63020194A JP2019488A JPH01196913A JP H01196913 A JPH01196913 A JP H01196913A JP 63020194 A JP63020194 A JP 63020194A JP 2019488 A JP2019488 A JP 2019488A JP H01196913 A JPH01196913 A JP H01196913A
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- 238000001514 detection method Methods 0.000 description 10
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- 230000007423 decrease Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＮチャネルＭＯＳトランジスタからなる出力ト
ランジスタとチャージポンプ回路とにより構成される所
謂流し出し型（ソースタイプ）の出力回路における過電
流を制限する出力過電流制限回路に関し、特に、応答速
度が速い出力過電流制限回路に関する。
ランジスタとチャージポンプ回路とにより構成される所
謂流し出し型（ソースタイプ）の出力回路における過電
流を制限する出力過電流制限回路に関し、特に、応答速
度が速い出力過電流制限回路に関する。
［従来の技術］
従来、ＮチャネルＭＯＳ）ランジスタ（以下、ＮＭＯＳ
という）を出力トランジスタとして使用し、チャージポ
ンプ回路によりこの出力トランジスタのゲート電圧が与
えられる所謂流し出し型（ソースタイプ）の出力回路に
おいては、出力端子に流れる過電流を制限するための出
力過電流制限回路が設けられている。
という）を出力トランジスタとして使用し、チャージポ
ンプ回路によりこの出力トランジスタのゲート電圧が与
えられる所謂流し出し型（ソースタイプ）の出力回路に
おいては、出力端子に流れる過電流を制限するための出
力過電流制限回路が設けられている。
第３図はこの種の従来の出力過電流制限回路を示す回路
図である。電源ライン７には電源電圧が与えられており
、この電源ライン７と出力端子５との間にＮＭＯＳから
なる出力トランジスタ２が接続されている。出方トラン
ジスタ２はそのゲート電圧がチャージポンプ回路１によ
り与えられており、このチャージポンプ回路１により導
通制御される。出力トランジスタ２が導通すると、電源
ライン７から出力端子５へ電流が流出する。
図である。電源ライン７には電源電圧が与えられており
、この電源ライン７と出力端子５との間にＮＭＯＳから
なる出力トランジスタ２が接続されている。出方トラン
ジスタ２はそのゲート電圧がチャージポンプ回路１によ
り与えられており、このチャージポンプ回路１により導
通制御される。出力トランジスタ２が導通すると、電源
ライン７から出力端子５へ電流が流出する。
電流検出回路１０は出力端子５に流れる電流の大きさを
検出部９に流れる電流がら検出する。電液検出回路１０
はこの検出信号をコントロール回路１１に出力する。コ
ントロール回路１１はこの検出信号に基いてチャージポ
ンプ回路１の出力を制御すべく、制御信号を出力する。
検出部９に流れる電流がら検出する。電液検出回路１０
はこの検出信号をコントロール回路１１に出力する。コ
ントロール回路１１はこの検出信号に基いてチャージポ
ンプ回路１の出力を制御すべく、制御信号を出力する。
チャージポンプ回路１の出力は、前述したように、出力
トランジスタ２のゲートに入力されており、その出力レ
ベルはコントロール回路１１の制御信号に基いて変化す
る。そして、出力トランジスタ２を介して流れる出力電
流はそのゲートに入力されたチャージポンプ回路１の出
力レベルに基いて制御される。
トランジスタ２のゲートに入力されており、その出力レ
ベルはコントロール回路１１の制御信号に基いて変化す
る。そして、出力トランジスタ２を介して流れる出力電
流はそのゲートに入力されたチャージポンプ回路１の出
力レベルに基いて制御される。
いま、出力端子５に過電流が流れたとする。そうすると
、検出部９に流れる電流がら出力端子５の過電流を検出
した電流検出回路１ｏは、過電流を示す検出信号をコン
トロール回路１１に出力する。コントロール回路１１は
制御信号を出力し、チャージポンプ回路１を制御してそ
の出力レベルを低下させる。これにより、出力トランジ
スタ２はそのゲート電圧が低下して、ソースドレインに
流れる電流が低下する。このようにして、出力端子５の
過電流が制限される。
、検出部９に流れる電流がら出力端子５の過電流を検出
した電流検出回路１ｏは、過電流を示す検出信号をコン
トロール回路１１に出力する。コントロール回路１１は
制御信号を出力し、チャージポンプ回路１を制御してそ
の出力レベルを低下させる。これにより、出力トランジ
スタ２はそのゲート電圧が低下して、ソースドレインに
流れる電流が低下する。このようにして、出力端子５の
過電流が制限される。
［発明が解決しようとする課題］
しかしながら、上述した従来の出力過電流制限回路にお
いては、出力端子５の過電流は、検出部９、電流検出回
路１０、コントロール回路１１及びチャージポンプ回路
１の各回路の動作時間に基いた時間だけ遅延した後、制
限動作を受ける。この時間は十分短いとはいえず、従来
の出力過電流制限回路においては、過電流が流れた後、
この過電流を制限するまでに出力端子５に接続された素
子が破壊してしまうことがあるという問題点を有する。
いては、出力端子５の過電流は、検出部９、電流検出回
路１０、コントロール回路１１及びチャージポンプ回路
１の各回路の動作時間に基いた時間だけ遅延した後、制
限動作を受ける。この時間は十分短いとはいえず、従来
の出力過電流制限回路においては、過電流が流れた後、
この過電流を制限するまでに出力端子５に接続された素
子が破壊してしまうことがあるという問題点を有する。
本発明はかかる問題点に鑑みてなされたものであって
、過電流制限動作を高速にすることができ、出力トラン
ジスタ及び負荷等の破壊を確実に防止することができる
出力過電流制限回路を提供することを目的とする。
、過電流制限動作を高速にすることができ、出力トラン
ジスタ及び負荷等の破壊を確実に防止することができる
出力過電流制限回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る出力過電流制限回路は、チャージポンプ回
路と、電源及び出力端子間に接続されると共に前記チャ
ージポンプ回路からゲート電圧が印加されるＮチャネル
ＭＯＳ出力トランジスタと、そのゲートが前記電源に接
続されそのドレインが前記出力トランジスタのゲートに
接続されたＮチャネルＭＯＳ制御トランジスタと、この
制御トランジスタのソースと前記出力端子との間に接続
された定電圧素子と、を有することを特徴とする。
路と、電源及び出力端子間に接続されると共に前記チャ
ージポンプ回路からゲート電圧が印加されるＮチャネル
ＭＯＳ出力トランジスタと、そのゲートが前記電源に接
続されそのドレインが前記出力トランジスタのゲートに
接続されたＮチャネルＭＯＳ制御トランジスタと、この
制御トランジスタのソースと前記出力端子との間に接続
された定電圧素子と、を有することを特徴とする。
［作用］
本発明においては、ＮチャネルＭＯＳ出力トランジスタ
はチャージポンプ回路がらゲート電圧を印加されて導通
状態となり、電源から出力トランジスタを介して出力端
子に電流が流出する。
はチャージポンプ回路がらゲート電圧を印加されて導通
状態となり、電源から出力トランジスタを介して出力端
子に電流が流出する。
出力端子に接続された負荷が適正な場合には、出力トラ
ンジスタが導通状態となっていることがら、出力端子の
出力電圧と電源電圧とが略々等しいので、ＮチャネルＭ
ＯＳ 制御トランジスタのゲート電圧とソース電圧と
が略々等しいため、制御トランジスタは非導通状態であ
り、出力電流に影響を与えることはない。
ンジスタが導通状態となっていることがら、出力端子の
出力電圧と電源電圧とが略々等しいので、ＮチャネルＭ
ＯＳ 制御トランジスタのゲート電圧とソース電圧と
が略々等しいため、制御トランジスタは非導通状態であ
り、出力電流に影響を与えることはない。
一方、出力端子に接続された負荷に異常が発生した場合
、例えば、出力端子が低抵抗を介して接地された場合に
は、出力トランジスタに過電流が流れようとする。しか
し、電源電圧と出力端子の出力電圧との差が制御トラン
ジスタのスレッショルド電圧と定電圧素子により定まる
電圧との和以上になると、制御トランジスタが導通し、
出力トランジスタのゲート電圧を低下させる。このよう
に、本発明においては、過電流時の出力端子の電圧変化
をＮＭＯＳ制御トランジスタと定電圧素子とを介して直
接出力トランジスタのゲートにフィードバックすること
により、出方端子に流出しようとする電流が抑制され、
過電流が制限される。
、例えば、出力端子が低抵抗を介して接地された場合に
は、出力トランジスタに過電流が流れようとする。しか
し、電源電圧と出力端子の出力電圧との差が制御トラン
ジスタのスレッショルド電圧と定電圧素子により定まる
電圧との和以上になると、制御トランジスタが導通し、
出力トランジスタのゲート電圧を低下させる。このよう
に、本発明においては、過電流時の出力端子の電圧変化
をＮＭＯＳ制御トランジスタと定電圧素子とを介して直
接出力トランジスタのゲートにフィードバックすること
により、出方端子に流出しようとする電流が抑制され、
過電流が制限される。
［実施例］
以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係る出力過電
流制限回路を示す回路図である。
明する。第１図は本発明の第１の実施例に係る出力過電
流制限回路を示す回路図である。
電源（図示せず）に接続された電源ライン７と出力端子
５との間にはＮＭＯＳからなる出方トランジスタ２が接
続されており、出方トランジスタ２のドレインは電源ラ
イン７に接続され、ソースは出力端子５に接続されてい
る。この出方トランジスタ２のゲートはチャージポンプ
回路１の出力端に接続されており、チャージポンプ回路
１からゲート電圧が印加される。チャージポンプ回路１
の出力電圧は出力トランジスタ２を十分に導通させるこ
とができる電圧まで昇圧されている。
５との間にはＮＭＯＳからなる出方トランジスタ２が接
続されており、出方トランジスタ２のドレインは電源ラ
イン７に接続され、ソースは出力端子５に接続されてい
る。この出方トランジスタ２のゲートはチャージポンプ
回路１の出力端に接続されており、チャージポンプ回路
１からゲート電圧が印加される。チャージポンプ回路１
の出力電圧は出力トランジスタ２を十分に導通させるこ
とができる電圧まで昇圧されている。
出力トランジスタ２のゲートと出力端子５との間には、
フィードバック用ＮＭＯＳ３と定電圧素子を構成するダ
イオード４とが直列に接続されており、ＮＭＯＳ３のド
レインは出力トランジスタ２のゲートに接続され、ソー
スはダイオード４のアノードに接続され、ゲートは電源
ライン７に接続されている。ダイオード４のカソードは
出力端子５に接続されている。なお、ＮＭＯＳ３のスレ
ッショルド電圧はＶ７３であり、ダイオード４の順方向
電圧は■４である。
フィードバック用ＮＭＯＳ３と定電圧素子を構成するダ
イオード４とが直列に接続されており、ＮＭＯＳ３のド
レインは出力トランジスタ２のゲートに接続され、ソー
スはダイオード４のアノードに接続され、ゲートは電源
ライン７に接続されている。ダイオード４のカソードは
出力端子５に接続されている。なお、ＮＭＯＳ３のスレ
ッショルド電圧はＶ７３であり、ダイオード４の順方向
電圧は■４である。
次に、このように構成された出力過電流制限回路の動作
について説明する。いま、出力端子５には適正な負荷（
図示せず）が接続されているものとする。出力トランジ
スタ２はチャージポンプ回路１から十分に導通可能の電
圧を与えられてオン状態となっている。このため、電源
ライン７から出力トランジスタ２を介して出力端子５に
電流が流出する。この場合には、出力端子５の出力電圧
は電源ライン７に与えられる電源電圧と略々同一である
。
について説明する。いま、出力端子５には適正な負荷（
図示せず）が接続されているものとする。出力トランジ
スタ２はチャージポンプ回路１から十分に導通可能の電
圧を与えられてオン状態となっている。このため、電源
ライン７から出力トランジスタ２を介して出力端子５に
電流が流出する。この場合には、出力端子５の出力電圧
は電源ライン７に与えられる電源電圧と略々同一である
。
一方、ＮＭＯＳ３のゲートには電源ライン７の電源電圧
が印加されており、ＮＭＯＳ３は出力端子５の出力電圧
が電源電圧よりもＮＭＯＳ３のスレッショルド電圧ＶＴ
３とダイオード４の順方向電圧■４との和（Ｖ Ｔ３＋
Ｖ ４ ）以上低下した場合に導通状態となる。出力
端子５に適正な負荷が接続されている場合は、出力端子
５の電圧は略々電源電圧であるから、ＮＭＯＳ３は非導
通であり、回路動作に影響を与えない。
が印加されており、ＮＭＯＳ３は出力端子５の出力電圧
が電源電圧よりもＮＭＯＳ３のスレッショルド電圧ＶＴ
３とダイオード４の順方向電圧■４との和（Ｖ Ｔ３＋
Ｖ ４ ）以上低下した場合に導通状態となる。出力
端子５に適正な負荷が接続されている場合は、出力端子
５の電圧は略々電源電圧であるから、ＮＭＯＳ３は非導
通であり、回路動作に影響を与えない。
いま、出力端子５の負荷に異常が発生した場合、例えば
、出力端子５が低抵抗を介してグランドにショートされ
た場合には、出力トランジスタ２に流れる電流が急激に
増加して出力端子５に過電流が流れようとする。しかし
、出力端子５が低抵抗を介してグランドにショートされ
ると、出力端子５の出力電圧は急激に低下する。この出
力電圧が電源電圧よりも（Ｖ Ｔ３＋ Ｖ ４ ）だけ
低下した時点でＮＭＯＳ３は導通する。そうすると、出
力トランジスタ２のゲート電圧が低下し、出力トランジ
スタ２は強オン状態から弱オン状態に移行する。
、出力端子５が低抵抗を介してグランドにショートされ
た場合には、出力トランジスタ２に流れる電流が急激に
増加して出力端子５に過電流が流れようとする。しかし
、出力端子５が低抵抗を介してグランドにショートされ
ると、出力端子５の出力電圧は急激に低下する。この出
力電圧が電源電圧よりも（Ｖ Ｔ３＋ Ｖ ４ ）だけ
低下した時点でＮＭＯＳ３は導通する。そうすると、出
力トランジスタ２のゲート電圧が低下し、出力トランジ
スタ２は強オン状態から弱オン状態に移行する。
これにより、出力トランジスタ２に流れようとした過電
流が抑制されて出力端子５に流れようとした過電流が制
限される。
流が抑制されて出力端子５に流れようとした過電流が制
限される。
このように、本実施例に係る出力過電流制限回路は、出
力端子５の電圧変化をＮＭＯＳ３及びダイオード４を介
して出力トランジスタ２のゲートにフィードバックする
ことにより、出力トランジスタ２による過電流の制限動
作が極めて迅速になり、確実に過電流を防止することが
できる。このため、出力端子５に接続された素子等が破
壊されることを確実に防止することができる。
力端子５の電圧変化をＮＭＯＳ３及びダイオード４を介
して出力トランジスタ２のゲートにフィードバックする
ことにより、出力トランジスタ２による過電流の制限動
作が極めて迅速になり、確実に過電流を防止することが
できる。このため、出力端子５に接続された素子等が破
壊されることを確実に防止することができる。
第２図は本発明の第２の実施例に係る出力過電流制限回
路を示す回路図である。第２図において第１図と同一物
には同一符号を付して説明を省略する。第２の実施例は
定電圧素子としてダイオード４に替えてツェナーダイオ
ード８を使用している点が第１の実施例と異なる。
路を示す回路図である。第２図において第１図と同一物
には同一符号を付して説明を省略する。第２の実施例は
定電圧素子としてダイオード４に替えてツェナーダイオ
ード８を使用している点が第１の実施例と異なる。
第２の実施例においては、ＮＭＯＳ３は電源電圧と出力
端子５の出力電圧との差がＮＭＯＳ３のスレッショルド
電圧Ｖ丁３とツェナーダイオード８により定まる電圧と
の和の電圧以上になると導通する。従って、第１の実施
例と同様に、出力端子５に過電流が流れようとすると、
出力電圧が低下することからＮＭＯＳ３が導通し、出力
トランジスタ２のゲート電圧を低下させて出力トランジ
スタ２に流れる電流を抑制する。これにより、出力端子
５の過電流が制限される。
端子５の出力電圧との差がＮＭＯＳ３のスレッショルド
電圧Ｖ丁３とツェナーダイオード８により定まる電圧と
の和の電圧以上になると導通する。従って、第１の実施
例と同様に、出力端子５に過電流が流れようとすると、
出力電圧が低下することからＮＭＯＳ３が導通し、出力
トランジスタ２のゲート電圧を低下させて出力トランジ
スタ２に流れる電流を抑制する。これにより、出力端子
５の過電流が制限される。
［発明の効果］
以上説明したように、本発明によれば、制御トランジス
タはそのドレインが出力トランジスタのゲートに接続さ
れ、そのゲートが電源に接続され、そのソ、−スが定電
圧素子を介して出力端子に接続されているから、出力端
子に過電流が流れようとしても、制御トランジスタが導
通して出力トランジスタのゲート電圧を低下させ、出力
トランジス夕を介して流れる電流を制限するので、極′
めて迅速に過電流制限動作がなされ、出力トランジスタ
及び出力端子に接続された素子等の破壊を確実に防止す
ることができる。
タはそのドレインが出力トランジスタのゲートに接続さ
れ、そのゲートが電源に接続され、そのソ、−スが定電
圧素子を介して出力端子に接続されているから、出力端
子に過電流が流れようとしても、制御トランジスタが導
通して出力トランジスタのゲート電圧を低下させ、出力
トランジス夕を介して流れる電流を制限するので、極′
めて迅速に過電流制限動作がなされ、出力トランジスタ
及び出力端子に接続された素子等の破壊を確実に防止す
ることができる。
第１図は本発明の第１の実施例に係る出力過電流制限回
路を示す回路図、第２図は本発明の第２の実施例に係る
出力過電流制限回路を示す回路図、第３図は従来の出力
過電流制限回路を示す回路図である。 １；チャージポンプ回路、２：出力トランジスタ、３；
フィードバック用ＮＭＯＳ、４；ダイオード（定電圧素
子）、５；出力端子、７；電源ライン、８；ツェナーダ
イオード（定電圧素子）、９；検出部、１０；電流検出
回路、１１；コントロール回路
路を示す回路図、第２図は本発明の第２の実施例に係る
出力過電流制限回路を示す回路図、第３図は従来の出力
過電流制限回路を示す回路図である。 １；チャージポンプ回路、２：出力トランジスタ、３；
フィードバック用ＮＭＯＳ、４；ダイオード（定電圧素
子）、５；出力端子、７；電源ライン、８；ツェナーダ
イオード（定電圧素子）、９；検出部、１０；電流検出
回路、１１；コントロール回路
Claims (1)
- （１）チャージポンプ回路と、電源及び出力端子間に接
続されると共に前記チャージポンプ回路からゲート電圧
が印加されるＮチャネルＭＯＳ出力トランジスタと、そ
のゲートが前記電源に接続されそのドレインが前記出力
トランジスタのゲートに接続されたＮチャネルＭＯＳ制
御トランジスタと、この制御トランジスタのソースと前
記出力端子との間に接続された定電圧素子と、を有する
ことを特徴とする出力過電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020194A JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020194A JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196913A true JPH01196913A (ja) | 1989-08-08 |
| JP2560380B2 JP2560380B2 (ja) | 1996-12-04 |
Family
ID=12020364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020194A Expired - Lifetime JP2560380B2 (ja) | 1988-01-31 | 1988-01-31 | 出力過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560380B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650981U (ja) * | 1992-05-22 | 1994-07-12 | 株式会社マツショウ | ランプ点滅装置 |
| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| WO2022123977A1 (ja) * | 2020-12-11 | 2022-06-16 | 富士電機株式会社 | 電圧制御型半導体素子の駆動装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178632U (ja) * | 1982-05-26 | 1983-11-29 | 株式会社日立製作所 | デジタル駆動型熱線式空気質量流量計 |
| JPS59195840U (ja) * | 1983-06-13 | 1984-12-26 | 日産自動車株式会社 | 負荷駆動回路 |
| JPS62227213A (ja) * | 1986-03-19 | 1987-10-06 | シ−メンス、アクチエンゲゼルシヤフト | パワ−ｍｏｓｆｅｔと誘導性負荷を備える回路装置 |
-
1988
- 1988-01-31 JP JP63020194A patent/JP2560380B2/ja not_active Expired - Lifetime
Patent Citations (3)
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|---|---|---|---|---|
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| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| WO2022123977A1 (ja) * | 2020-12-11 | 2022-06-16 | 富士電機株式会社 | 電圧制御型半導体素子の駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560380B2 (ja) | 1996-12-04 |
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