JP2009054869A - 半導体デバイス、情報処理装置および電源電圧変動抑制方法 - Google Patents

半導体デバイス、情報処理装置および電源電圧変動抑制方法 Download PDF

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Abstract

【課題】無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能な半導体デバイスを実現する。
【解決手段】待機制御部31は、半導体デバイス21の外部から供給されるステート制御信号(例えば、リセット信号、またはクロック信号)に従って、内部回路22のステートが第1ステートS1から第2ステートS2に移行したことを検出する。待機制御部31は、内部回路22のステートが第1ステートS1から第2ステートS2に移行したことを検出してから所定の待ち時間だけ経過した後に、内部回路22に動作開始指示信号STARTを出力する。これにより、第1ステートS1から第2ステートS2への移行によって発生する電源電圧VCCの変動が抑制されるまで第2ステートS2で実行すべき動作の開始を内部回路22に待機させることができる。
【選択図】図3

Description

本発明は、外部から供給される電源電圧によって駆動される半導体デバイス、および同半導体デバイスを備えた情報処理装置、並びに同半導体デバイスに供給される電源電圧の変動を抑制するための電源電圧変動抑制方法に関する。
近年、パーソナルコンピュータ、コンシューマ電子機器等で用いられる、プロセッサ、各種コントローラのような半導体デバイスにおいては、高集積化および高性能化が進められている。
従来の半導体デバイスの電源電圧規定は、例えば5V±10%(±500mV)であり、その電圧マージン(±500mV)は比較的広い。しかし、最近の半導体デバイスにおいては、低電源電圧化が進められている。これに伴って、例えば1V±3%(±30mV)または1V±5%(±50mV)という電源電圧規定を持つ半導体デバイスが出現し始めている。
電源回路から出力される電力は、プリント回路基板上の電源配線を介して半導体デバイスに供給される。通常は、半導体デバイスに供給される電源電圧の変動を抑制するために、電源配線にコンデンサ(バイパスコンデンサ)を接続するという対策が用いられている。
しかし、半導体デバイスに供給される電源電圧の変動を±30mVまたは±50mVという狭い許容範囲内に収めるためには、バイパスコンデンサを接続するという対策のみでは不十分な場合もある。特に、半導体デバイスの負荷電流の変動が大きい場合には、プリント回路基板上の電源配線に含まれる抵抗成分、インダクタ成分等により、電源電圧の変動も大きくなり、これによって電源電圧の変動を±30mVまたは±50mVという許容範囲内に収めることができなくなる可能性がある。
特許文献1には、電源電流の値を一定に保持する機能を有する半導体集積回路が開示されている。この半導体集積回路は、負荷電流検出部とダミー電流経路とを備えている。ダミー電流経路を介して流れる電流(ダミー電流)の値は、負荷電流検出部によって検出される負荷電流の値に応じて制御される。これにより、半導体集積回路によって消費される電源電流の値、つまり負荷電流とダミー電流とを合計した値は一定に保持される。
特開2003−124795号公報
しかし、特許文献1の半導体集積回路においては、ダミー電流経路によって無駄な電流(ダミー電流)が消費されるので、半導体集積回路の消費電力が無駄に増大されてしまうことになる。
したがって、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することができる新たな機能の実現が必要である。
本発明は上述の事情を考慮してなされたものであり、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能な半導体デバイス、情報処理装置および電源電圧変動抑制方法を提供することを目的とする。
上述の課題を解決するため、本発明は、外部から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路であって、第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定される内部回路と、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出すると共に、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする。
また、本発明の情報処理装置は、プリント回路基板と、前記プリント回路基板上に設けられた電源回路と、前記プリント回路基板上に設けられ、前記電源回路から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路を備え、前記内部回路は、第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定される、半導体デバイスと、前記半導体デバイス内に設けられ、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出すると共に、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする。
また、本発明は、半導体デバイスに供給される電源電圧の変動を抑制する電源電圧変動抑制方法であって、前記半導体デバイスは前記電源電圧によって駆動される内部回路を備え、前記内部回路は第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定されるように構成されており、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出する検出ステップと、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことが検出された場合、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行するステップとを具備することを特徴とする。
本発明によれば、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能となる。
以下、図面を参照して、本発明の実施形態を説明する。
まず、図1を参照して、本発明の一実施形態に係る半導体デバイスを備えた情報処理装置の構成を説明する。この情報処理装置は、例えば、ノートブック型の携帯型パーソナルコンピュータ10から実現されている。
このパーソナルコンピュータ10の本体内には、プリント回路基板11が設けられている。このプリント回路基板11上には、半導体デバイス21、電源回路23、クロック発生回路24、リセット回路25等が設けられている。
半導体デバイス21は、例えば、プロセッサ(CPU)等として機能するデバイスであり、電源回路23から出力される電源電圧VCCによって駆動される。すなわち、電源回路23の出力は、プリント回路基板11上の電源配線を介して半導体デバイス21の電源ピンに接続されている。電源配線は、寄生インダクタ成分、寄生抵抗成分などを含んでいる。電源配線には、例えば、電源電圧VCCの変動を抑制するためのコンデンサ(バイパスコンデンサ)が接続されている。図1においては、電源配線には、10μFのバイパスコンデンサが2個接続されている場合が例示されている。
半導体デバイス21は、電源電圧VCCによって駆動される内部回路22を備えている。この内部回路22は半導体デバイス21のコアロジックであり、多数のロジック(多数のフリップフロップ、多数の論理素子、等)を備えている。これら多数のロジックの各々は、例えばCMOS回路によって実現されている。内部回路22は、例えば、停止ステート、スタンバイステート、動作ステートのような、内部回路22によって消費される電流(負荷電流)の量が互いに異なる複数のステートを有している。内部回路22は、半導体デバイス21の外部から供給されるステート制御信号、または内部回路22内で発生するイベントに応じて、複数のステートの1つに設定される。
半導体デバイス21のステート変更時には、半導体デバイス21の通常動作時に発生する負荷電流変動よりも数倍大きな負荷電流変動が発生する。このため、ステート変更時には、この負荷電流変動に起因して電源電圧VCCの変動も大きくなる。
クロック発生回路24は、クロック信号(CLK)を出力する。このクロック信号(CLK)は半導体デバイス21のクロック入力ピンに供給される。リセット回路25は、半導体デバイス21をリセット状態に設定したり、半導体デバイス21のリセット状態を解除したりするためのリセット信号(RESET)を出力する。このリセット信号(RESET)は、半導体デバイス21のリセット入力ピンに供給される。
半導体デバイス21の電源電圧規定は、例えば、1V±5%(±50mV)である。この場合、半導体デバイス21の電源ピンに供給される電源電圧VCCの変動を、950mV〜1050mVの範囲内に収めることが必要になる。
電源回路23は、例えば、1Vの電源電圧VCCを出力する。電源回路23の精度が±1.4%(±14mV:28mV)であるならば、半導体デバイス21の電源電圧規定を満たすためには、半導体デバイス21の負荷電流の変動に起因する電源電圧の変動を、±3.6%(±36mV:72mV)の範囲内に抑えることが必要となる。
上述したように、複数のステートを有する半導体デバイス21においては、半導体デバイス21の負荷電流の変動に起因する電源電圧VCCの変動は、半導体デバイス21のステート変更時に最も大きくなる。このため、本実施形態においては、半導体デバイス21には、ステート変更時の電源電圧の変動を抑制するための回路が含まれている。この回路の詳細は、図3以降で後述する。
さらに、プリント回路基板11上には、メモリ、各種I/Oデバイス等も設けられている。
次に、図2を参照して、内部回路22が有する複数のステートについて説明する。
内部回路22は、図2に示されているように、少なくとも2つのステート、つまり第1ステートS1および第2ステートS2を有しており、これら第1ステートS1および第2ステートS2の一方に設定される。
第2ステートS2において内部回路22によって消費される電流量は、第1ステートS1において内部回路22によって消費される電流量よりも大きい。換言すれば、第1ステートS1は内部回路22によって消費される電力が比較的少ないステートであり、第2ステートS2は内部回路22によって消費される電力が第1ステートS1よりも大きいステートである。第1ステートS1と第2ステートS2との組み合わせの例は、以下の通りである。
(1)第1ステートS1=非アクティブステート、第2ステートS2=アクティブステート
(2)第1ステートS1=ローパワー動作ステート、第2ステートS2=ハイパワー動
作ステート
すなわち、第1ステートS1は、内部回路22に電源電圧VCCが供給されており、且つ内部回路22が非アクティブ状態であるステートである。内部回路22が非アクティブ状態である期間中は、内部回路22は動作しない。
内部回路22は、例えば、内部回路22にアクティブ状態のリセット信号RESETが供給されることによって非アクティブ状態に設定される。たとえ内部回路22に電源電圧VCCが供給されていても、リセット信号RESETがアクティブ状態である期間中は、内部回路22はリセット状態に維持され、内部回路22の動作は停止されている。第2ステートS2は、内部回路22に電源電圧VCCが供給されており、且つ内部回路22がアクティブ状態であるステートである。
リセット信号RESETがアクティブ状態からインアクティブ状態に変化した時、内部回路22のリセット状態は解除され、内部回路22は第1ステートS1(非アクティブ状態)から第2ステートS2(アクティブ状態)に移行する。この時、内部回路22内の多数のロジックに同時に電流が流れ込み初め、これによって負荷電流が大きく変動する。そして、この負荷電流の変動に起因して、電源電圧VCCの変動が発生する。
通常、内部回路22の動作は、第2ステートS2(アクティブ状態)へのステート変更直後に開始される。このため、第2ステートS2(アクティブ状態)へのステート変更直後においては、ステート変更に起因する電源電圧VCCの変動に、さらに、内部回路22の動作(第2ステートS2における内部回路22の動作)に起因する電源電圧VCCの変動が加わる。この結果、電源電圧VCCの変動が大きくなり、電源電圧VCCの変動を、上述の±3.6%(±36mV)の範囲内に抑えることができなくなる可能性がある。
内部回路22のステートが第2ステートS2(アクティブ状態)から第1ステートS1(非アクティブ状態)に遷移する時においても、内部回路22の負荷電流が急激に減少することにより、電源電圧VCCの変動が発生する。
また、内部回路22は、例えば、内部回路22へのクロック信号CLKの供給が停止されることによっても、非アクティブ状態に設定される。内部回路22へのクロック信号CLKの供給が開始された時、内部回路22のステートは、第1ステートS1(非アクティブ状態)から第2ステートS2(アクティブ状態)に移行する。この時にも、内部回路22内の多数のロジックに同時に電流が流れ込み初め、これによって負荷電流が大きく変動する。そして、この負荷電流に起因して、電源電圧VCCの変動が発生する。
ローパワー動作ステートは、例えば、内部回路22内に設けられた複数の回路ブロックの内の一部のみが動作するステートであり、ハイパワー動作ステートは、ローパワー動作ステートよりも多くの回路ブロックが動作するステートである。例えば、内部回路22が2つの回路ブロックから構成されている場合には、ローパワー動作ステートにおいては、一方の回路ブロックにのみクロック信号CLKが供給され、他方の回路ブロックへのクロック信号CLKの供給は停止されている。他方の回路ブロックへのクロック信号CLKの供給が開始された時、内部回路22のステートは、一方の回路ブロックのみが動作する第1ステートS1(ローパワー動作ステート)から、一方の回路ブロックと他方の回路ブロックの双方が動作する第2ステートS2(ハイパワー動作ステート)に遷移する。この時、他方の回路ブロックに電流が流れ込むことによって、内部回路22の負荷電流が急激に増加し、これによって電源電圧VCCの変動が発生する。第2ステートS2(ハイパワー動作ステート)へのステート変更直後においては、ステート変更に起因する電源電圧VCCの変動に、さらに、内部回路22の通常動作(第2ステートS2における内部回路22の動作)に起因する電源電圧VCCの変動が加わる。この結果、電源電圧VCCの変動が大きくなり、電源電圧VCCの変動を、上述の±3.6%(±36mV)の範囲内に抑えることができなくなる可能性がある。
ハイパワー動作ステートからローパワー動作ステートへの遷移時にも、内部回路22の負荷電流が急激に減少することによって、電源電圧VCCの変動が発生する。
図3には、半導体デバイス21の構成例が示されている。
半導体デバイス21は、内部回路22のステート変更直後における電源電圧VCCの変動を抑制するために、待機制御部31を備えている。
待機制御部31は、半導体デバイス21の外部から供給されるステート制御信号(例えば、リセット信号、またはクロック信号)に従って、内部回路22のステートが第1ステートS1から第2ステートS2に移行したことを検出する。例えば、待機制御部31は、リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、内部回路22が第1ステートS1から第2ステートS2に移行したこと検出する。また、第1ステートS1が、内部回路22にクロック信号CLKが供給されないことによって内部回路22が非アクティブ状態に維持されるステートである場合には、待機制御部31は、内部回路22が第1ステートS1から第2ステートS2に移行したことを検出するために、内部回路22へのクロック信号CLKの供給の開始を検出する。
内部回路22が第1ステートS1から第2ステートS2に移行した時、待機制御部31は、第1ステートS1から第2ステートS2への移行によって発生する電源電圧VCCの変動が抑制されるまで第2ステートS2で実行すべき動作の開始を内部回路22に待機させるために、内部回路22のステートが第1ステートS1から第2ステートS2に移行したことを検出してから所定の待ち時間だけ経過した後に、内部回路22に動作開始指示信号STARTを出力する。動作開始指示信号STARTは、内部回路22に動作の開始を指示する信号(例えば、コマンド等)である。内部回路22は、動作開始指示信号STARTを受けるまでは、通常動作を開始しない。
待ち時間の値は、ステートが変更されてから、そのステート変更によって発生する電源電圧VCCの変動が抑制されて電源電圧VCCが安定するまでに要する時間に基づいて予め決められている。第2ステートS2へのステート変更直後においては、ステート変更に起因する電源電圧VCCの変動が発生するものの、電源電圧VCCが安定するまでは内部回路22は動作を開始しない。よって、ステート変更に起因する電源電圧VCCの変動に、さらに、内部回路22の動作に起因する電源電圧VCCの変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧VCCの変動量を小さく抑制することが可能となる。
内部回路22が第2ステートS2に入ってから内部回路22が動作を開始するまでの期間中においては、内部回路22は一種のレディー状態である。レディー状態の内部回路22が動作開始信号STARTを受信すると、内部回路22は、レディー状態を抜けて、動作を実行するランニング状態に入る。
ステート変更が発生してから電源電圧VCCが安定するまでに要する時間は、ステート変更によって発生する負荷電流の変動量、プリント回路基板11上の電源配線の寄生インダクタンス、および電源配線に接続されるバイパスコンデンサの容量および個数、等に応じて変化する。このため、本コンピュータ10の製造後に電源電圧VCCの変動量を観測するためのテストを実行し、そのテスト結果に基づいて、待ち時間の値を調整することが好ましい。半導体デバイス21に供給される電源電圧VCCの変動は、例えば、図1に“電圧観測点”として示されているポイントの電圧を検出することによって観測することができる。この場合、“電圧観測点”には、例えば、0.1μFのコンデンサを5個程度並列に接続することが好ましい。
図3の構成においては、待ち時間の値は半導体デバイス21に接続される外部回路33によって可変設定される。外部回路33は、例えば、コンデンサ、抵抗等の素子から構成されている。したがって、例えば、半導体デバイス21に接続される外部回路33内の例えばコンデンサの容量を変更することなどによって、待ち時間の値を調整することができる。
さらに、待機制御部31は、半導体デバイス21の外部から供給されるステート制御信号に従って、内部回路22のステートが第2ステートS2から第1ステートS1に移行したことも検出する。そして、待機制御部31は、第2ステートS2から第1ステートS1への移行時に発生する電源電圧VCCの変動が抑制されるまで第1ステートS1で実行すべき動作の開始を内部回路22に待機させるために、内部回路22のステートが第2ステートS2から第1ステートS1に移行したことを検出してから所定の待ち時間だけ経過した後に内部回路22に動作開始指示信号STARTを出力する。これにより、例えば、ハイパワーステートからローパワーステートへのステート変更時等においても、電源電圧VCCの変動を抑制することができる。
図4には、半導体デバイス21の他の構成例が示されている。
図4の半導体デバイス21においては、上述の待機制御部31による待ち時間の値は、外部回路32ではなく、半導体デバイス21内に設けられたレジスタ41およびタイマ42を用いて調整される。すなわち、待機制御部31は、内部回路22のステートが第1ステートS1から第2ステートS2に移行したことを検出してから、レジスタ41に格納された値で示される待ち時間だけ経過した後に、内部回路22に動作開始指示信号STARTを出力する。レジスタ41に格納された値で示される待ち時間が経過したか否かは、タイマ42によって検出することができる。レジスタ41はプログラム可能に構成されており、レジスタ41に格納された値は変更することができる。レジスタ41に格納される値に応じて、待ち時間の値は可変設定される。
図5は、第1ステートS1から第2ステートS2へのステート変更直後における負荷電流変動および電源電圧VCCの変動を示している。この図5は、半導体デバイス21に待機制御部31が設けられていない場合に対応している。
ここでは、第1ステートS1が上述の非アクティブ状態であり、第2ステートS2が上述のアクティブステートである場合を想定する。
内部回路22が第1ステートS1である場合、すなわち、例えば、内部回路22に電源電圧VCCが供給され且つ内部回路22がリセットされている状態、または内部回路22に電源電圧VCCが供給され且つ内部回路22にクロック信号CLKが供給されていない状態である場合においては、内部回路22には例えば1A程度の負荷電流(例えばリーク電流)が流れる。リセット信号RESETがアクティブ状態からインアクティブ状態に変化することによって内部回路22がリセット解除された時、あるいは内部回路22へのクロック信号CLKの供給が開始された時、内部回路22のステートは第1ステートS1から第2ステートS2に移行する。このステート変更時には、内部回路22内の多数のロジックに電流が同時に流れ込むことにより、内部回路22によって消費される負荷電流値は1Aから例えば3.5A程度にまで急激に一旦上昇した後、2.5A程度にまで急激に低下する。電源配線には上述のようにインダクタ成分が含まれているため、この負荷電流の大きな変動に伴い、電源電圧VCCの変動(VCCのリンギング)が発生する。第2ステートS2へのステート変更直後に、内部回路22は通常動作を開始する。したがって、ステート変更に起因する電源電圧VCCの変動に、内部回路22の通常動作に起因する電源電圧変動が加わるため、ステート変更直後においては、電源電圧VCCの変動は非常に大きくなる。この結果、図5に示されているように、例えば、電源電圧VCCの最大値Maxは1016mV、電源電圧VCCの最小値Minは936mVとなり、電源電圧VCCの最大変動量ΔV(=Max−Main)は、80mVとなる。
上述したように、半導体デバイス21の電源電圧規定を満たすためには、負荷電流の変動に起因する電源電圧の変動を、±3.6%(±36mV:72mV)の範囲内に抑えることが必要となる。上述の最大変動量ΔV=80mVは、変動許容範囲である72mVを4mVだけオーバーしている。
図6は、待機制御部31を備えた半導体デバイス21の第1ステートS1から第2ステートS2へのステート変更直後における負荷電流変動と電源電圧VCCの変動を示している。
内部回路22が第1ステートS1である場合、すなわち、例えば、内部回路22に電源電圧VCCが供給され且つ内部回路22がリセットされている状態、または内部回路22に電源電圧VCCが供給され且つ内部回路22にクロック信号CLKが供給されていない状態である場合においては、内部回路22には例えば1A程度の負荷電流が流れる。リセット信号RESETがアクティブ状態からインアクティブ状態に変化することによって内部回路22がリセット解除された時、あるいは内部回路22へのクロック信号CLKの供給が開始された時、内部回路22のステートは第1ステートS1から第2ステートS2に移行する。この時、内部回路22内の多数のロジックに電流が同時に流れ込むことにより、内部回路22によって消費される負荷電流値は1Aから例えば3.5A程度にまで急激に一旦上昇した後、2.5A程度にまで急激に低下する。この負荷電流の大きな変動に伴い、電源電圧VCCの変動(VCCのリンギング)が発生する。
待機制御部31の制御により、電源電圧VCCが安定するまで、内部回路22の通常動作の開始は待たされる。つまり、ステート変更が発生してから待ち時間WAITが経過するまでの期間中は、内部回路22はレディ状態に維持され通常動作を実行しない。このため、待ち時間WAITの期間中においては、負荷電流は一定値(2.5A程度)に維持される。この結果、ステート変更に起因する電源電圧VCCの変動に、内部回路22の通常動作に起因する電源電圧VCCの変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧VCCの変動量を小さく抑制することが可能となる。図6においては、電源電圧VCCの最大値Maxは1007mV、電源電圧VCCの最小値Minは943mVであり、電源電圧VCCの最大変動量ΔV(=Max−Main)は、64mVとなる。この最大変動量ΔV=64mVは、変動許容範囲(72mV)を満たしている。
図7は、待機制御部31を備えた半導体デバイス21の第2ステートS2から第1ステートS1へのステート変更直後における負荷電流変動と電源電圧VCCの変動を示している。
ここでは、第2ステートS2が上述のハイパワーステートであり、第1ステートS1が上述のローパワーステートである場合を想定する。
内部回路22のステートが第2ステートS2から第1ステートS1に移行すると、内部回路22の負荷電流が1A程度にまで急激に低下することにより、電源電圧VCCの変動(VCCのリンギング)が発生する。
待機制御部31の制御により、電源電圧VCCが安定するまで、第1ステートS1における内部回路22の通常動作の開始は待たされる。つまり、ステート変更が発生してから待ち時間WAITが経過するまでの期間中は、内部回路22は通常動作を実行しないので、負荷電流は一定値(1A程度)に維持される。この結果、ステート変更に起因する電源電圧VCCの変動に、内部回路22の通常動作に起因する電源電圧変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧VCCの変動量を小さく抑制することが可能となる。図7においては、電源電圧VCCの最大値Maxは1015mV、電源電圧VCCの最小値Minは955mVであり、電源電圧VCCの最大変動量ΔV(=Max−Main)は、60mVとなる。この最大変動量ΔV=60mVは、変動許容範囲(72mV)を満たしている。
図8には、内部回路22が複数のブロックに分割されている場合に対応する待機制御部31の構成例が示されている。
図8に示されているように、内部回路22は、複数のブロック、例えば3つのブロック(ブロック1,2,3)から構成されている。これらブロックは、電源電圧VCCによって駆動される。これらブロックの各々は、第1ステートS1(例えば非アクティブ状態)と第2ステートS2(例えばアクティブ状態)とを有しており、半導体デバイス21の外部から供給されるステート制御信号(例えば、リセット信号、またはクロック信号)に応じて、第1ステートS1および第2ステートS2の一方に設定される。例えば、ブロック1のステートはステート制御信号1によって第1ステートS1と第2ステートS2との間で変更され、ブロック2のステートはステート制御信号2によって第1ステートS1と第2ステートS2との間で変更され、ブロック3のステートはステート制御信号3によって第1ステートS1と第2ステートS2との間で変更される。
待機制御部31は、ステート制御信号1,2,3に従って複数のブロック1,2,3の内で第1ステートS1から第2ステートS2に移行したブロックを検出する。そして、待機制御部31は、検出したブロックに対して、その検出したブロックの動作の開始を電源電圧VCCが安定するまで待機させるための待機制御処理を実行する。
具体的には、もしブロック1が第1ステートS1から第2ステートS2に移行したならば、待機制御部31は、電源電圧VCCの変動が抑制されるまでブロック1の動作の開始を待機させるために、ブロック1のステートが第1ステートS1から第2ステートS2に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック1に動作開始指示信号START1を出力する。
また、もしブロック2が第1ステートS1から第2ステートS2に移行したならば、待機制御部31は、電源電圧VCCの変動が抑制されるまでブロック2の動作の開始を待機させるために、ブロック2のステートが第1ステートS1から第2ステートS2に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック2に動作開始指示信号START2を出力する。
また、もしブロック3が第1ステートS1から第2ステートS2に移行したならば、待機制御部31は、電源電圧VCCの変動が抑制されるまでブロック3の動作の開始を待機させるために、ブロック3のステートが第1ステートS1から第2ステートS2に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック3に動作開始指示信号START3を出力する。
このように、内部回路22が複数のブロックから構成されている場合には、待機制御処理部31による待機制御処理はブロックごとに実行される。
また、図8の構成により、例えば、半導体デバイス21の起動時には、内部回路22全体を第1ステートS1から第2ステートS2に移行させるのではなく、ブロック1,2,3を順番に第1ステートS1から第2ステートS2に移行させるという制御を実行することも可能となる。
すなわち、半導体デバイス21の起動時には、ブロック1,2,3は所定の時間間隔をおいて順番に第1ステートS1から第2ステートS2に移行される。これにより、ブロック1,2,3が同時にステート変更される場合よりも、電源電圧VCCの変動量を低減することが出来る。しかも、ステート変更されたブロックの通常動作の開始は、電源電圧VCCが安定するまで待機される。よって、半導体デバイス21の電源電圧VCCの変動量を大幅に低減することができる。
次に、図9を参照して、待機制御部31の具体的な構成例について説明する。
図9においては、第1ステートS1が非アクティブ状態であり、第2ステートS2がアクティブ状態であり、且つステート遷移を制御するための上述のステート制御信号がリセット信号RESETである場合を想定する。
待機制御部31は、抵抗301と、コンデンサを含む外部回路302と、バッファ(シュミットバッファ)303と、2入力ANDゲート304と、フリップフロップ(F/F)305とを含んでいる。
抵抗301は、リセット信号線に接続されている。また、抵抗301は、半導体デバイス21の信号ピンを介して外部回路302のコンデンサにも接続されている。抵抗301と外部回路302のコンデンサとによって、外部から入力されるリセット信号RESETを遅延するためのCR時定数回路が構成されている。このCR時定数回路の出力は、バッファ(シュミットバッファ)303を介して2入力ANDゲート304の一方の入力に接続されている。2入力ANDゲート304の他方の入力には、コマンド発行命令が入力される。コマンド発行命令は、内部回路22に動作(コマンドに対応する処理)の開始を指示する命令である。コマンド発行命令としては、例えば、内部回路22に、プリント回路基板11上に設けられたメモリ、または半導体デバイス21内に設けられたメモリ、から命令をフェッチすることを指示する命令等を用いることができる。
図10は、図9の待機制御部31の動作タイミングを示すタイミングチャートである。
リセット信号RESETがアクティブ状態(論理“0”)からインアクティブ状態(論理“1”)に変化してから、CR時定数回路の遅延時間分だけ経過した時に、2入力ANDゲート304の他方の入力に論理“1”の信号が入力される。これによってコマンド発行命令が2入力ANDゲート304を介してフリップフロップ305に送られ、コマンド発行命令が上述の動作開始信号STARTとして内部回路22に供給される。内部回路22は、動作開始信号STARTの受信に応答して、通常動作を開始する。
図11には、内部回路22がCPUとDSP(Digital Signal Processor)とから構成されている例が示されている。
内部回路22は、CPU401とDSP402とを備えている。内部回路22は、3つのステート、つまりCPU401およびDSP402の双方が非アクティブ状態であるステート(停止ステート)、CPU401のみが動作するステート(ローパワーステート)、CPU401およびDSP402の双方が動作するステート(ハイパワーステート)を有している。
図12には、内部回路22のステート遷移の例が示されている。
CPU401のリセット状態が解除されると、CPU401はアクティブ状態となり、通常動作を開始する。この場合、待機制御部31による待機制御処理(WAIT)により、CPU401は、リセット状態が解除されることによってアクティブ状態に入ってから、所定の待ち時間だけ経過した後に通常動作を開始する。
また、CPU401のみが通常動作するステート(ローパワーステート)からCPU401およびDSP402の双方が動作するステート(ハイパワーステート)へのステート変更時には、待機制御部31による待機制御処理(WAIT)により、CPU401およびDSP402の各々は、ステート変更から所定の待ち時間だけ経過した後に通常動作を開始し、待ち時間の期間中はCPU401およびDSP402の各々は命令実行等の動作を実行しない。また、ハイパワーステートからローパワーステートの変更時には、待機制御部31による待機制御処理(WAIT)により、CPU401は、ステート変更から所定の待ち時間だけ経過した後に通常動作を開始し、待ち時間の期間中はCPU401は命令実行等の動作を実行しない。
次に、図13を参照して、CPU401のみが通常動作するステート(ローパワーステート)からCPU401およびDSP402の双方が動作するステート(ハイパワーステート)へのステート変更時に実行される待機制御部31の動作を説明する。
CPU401は、DSP402を停止ステートから動作ステートに遷移させるために、DSP402の動作開始を指示する信号DSP_STを出力する。そして、CPU401は非アクティブ状態に入り、通常動作の実行を停止する。CPU401からの信号DSP_STに応答して、半導体デバイス21内に設けられたリセット/クロック制御回路403は、DSP402に対するクロック信号の供給を開始する処理、またはDSP402に供給されるリセット信号をインアクティブ状態に設定してDSP402をリセット解除する処理を実行する。これにより、DSP402は、非アクティブ状態からアクティブ状態に移行する。
CPU401から出力される信号DSP_STは、待機制御部31にも送られる。待機制御部31は、CPU401からの信号DSP_STに従って、DSP402のステートが非アクティブ状態からアクティブ状態に移行したことを検出することができる。
待機制御部31は、DSP402のステートが非アクティブ状態からアクティブ状態に移行したことを検出してから所定の待ち時間だけ経過した後に、DSP402の動作開始を指示する信号DSP_STをDSP402に出力する。DSP402は、待機制御部31からの信号DSP_STに応答して、アクノリッジ信号ACKを待機制御部31に送信すると共に、通常動作を開始する。
DSP402からのアクノリッジ信号ACKを受信したことに応答して、待機制御部31は、動作開始時信号CPU_STをCPU401に割り込み信号等として送信し、これによってCPU401に通常動作を開始させる。
図13の構成においても、待ち時間の値は、半導体デバイス21に接続される外部回路によって、または半導体デバイス21内のレジスタの設定値を変更することによって、調整することができる。
以上のように、本実施形態においては、内部回路22のステート変更時には、内部回路22の通常動作時に発生する負荷電流変動よりも数倍大きな負荷電流変動が発生することを考慮して、内部回路22のステート変更時には、電源電圧VCCが安定するまで内部回路22の動作を待機させる処理が実行される。この結果、ステート変更に起因する電源電圧VCCの変動に、さらに、内部回路22の動作に起因する電源電圧VCCの変動が加わるという事態の発生を防止することができ、ステート変更直後の電源電圧VCCの変動量を小さく抑制することが可能となる。
よって、ダミー電流を流すことによって負荷電流を常に一定に保つという制御を用いることなく、電源電圧VCCの変動を抑制することができるので、消費電力の無駄な増大を招くことなく、電源電圧VCCを電源電圧規定に対応する許容範囲内に収めることができる。
なお、待機制御部31は、プロセッサとして機能する半導体デバイスのみならず、例えば、I/Oデバイスとして機能する半導体デバイス、I/Oデバイスを制御するためのI/Oコントローラとして機能する半導体デバイス、バス間を接続するブリッジとして機能する半導体デバイス、等に適用することも出来る。
また、内部回路22がCPUを含む場合においては、CPUが、ステート変更が発生してから所定の待機時間分だけ経過したことを検知するためのカウント動作を実行するようにしてもよい。これにより、上述のタイマ42またはCR時定数回路を用いることなく、待機時間分だけ内部回路の動作を待機させることが可能となる。
また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。
本発明の一実施形態に係る半導体デバイスを備えた情報処理装置の構成を示すブロック図。 同実施形態の半導体デバイスが有する2つのステートを説明するための図。 同実施形態の半導体デバイスの構成例を示すブロック図。 同実施形態の半導体デバイスの他の構成例を示すブロック図。 ステート変更時に発生する電流/電圧変動を説明するための図。 同実施形態の半導体デバイスのステートが第1ステートから第2ステートに移行する時に発生する電流/電圧変動を説明するための図。 同実施形態の半導体デバイスのステートが第2ステートから第1ステートに移行する時に発生する電流/電圧変動を説明するための図。 同実施形態の半導体デバイスのさらに他の構成例を示すブロック図。 同実施形態の半導体デバイス内に設けられる待機制御部の構成例を示すブロック図。 図9の待機制御部の動作を説明するタイミングチャート。 同実施形態の半導体デバイスの内部回路の構成例を示すブロック図。 図11の内部回路のステート遷移を説明するための図。 同実施形態の半導体デバイス内に設けられる待機制御部の他の構成例を示すブロック図。
符号の説明
10…情報処理装置(コンピュータ)、11…プリント回路基板、21…半導体デバイス、22…内部回路、23…電源回路,24…クロック発生回路、25…リセット回路、30…バイパスコンデンサ、31…待機制御部、32…外部回路、41…レジスタ、42…タイマ。

Claims (14)

  1. 外部から供給される電源電圧によって駆動される半導体デバイスであって、
    前記電源電圧によって駆動される内部回路であって、第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定される内部回路と、
    前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出すると共に、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする半導体デバイス。
  2. 前記第1ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にアクティブ状態のリセット信号が外部から供給されることによって前記内部回路が非アクティブ状態であるステートであり、前記第2ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、
    前記内部回路は、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、前記第1ステートから前記第2ステートに移行することを特徴とする請求項1記載の半導体デバイス。
  3. 前記第1ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にクロック信号が供給されておらず前記内部回路が非アクティブ状態であるステートであり、前記第2ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、
    前記内部回路は、前記クロック信号の供給が開始されることに応答して、前記第1ステートから前記第2ステートに移行することを特徴とする請求項1記載の半導体デバイス。
  4. 前記待ち時間の値は前記半導体デバイスに接続される外部回路によって可変設定されることを特徴とする請求項1記載の半導体デバイス。
  5. 前記待機制御手段は、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出してから、前記半導体デバイス内に設けられたレジスタに格納された値で示される前記待ち時間だけ経過した後に、前記内部回路に動作開始指示信号を出力するように構成されていることを特徴とする請求項1記載の半導体デバイス。
  6. 前記レジスタはプログラム可能に構成されていることを特徴とする請求項5記載の半導体デバイス。
  7. 前記待機制御手段は、前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことを検出すると共に、前記第2ステートから前記第1ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第1ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力することを特徴とする請求項1記載の半導体デバイス。
  8. 前記内部回路は複数のブロックに分割されており、各ブロックは、前記第1ステートおよび前記第2ステートの一方に設定されるように構成されており、
    前記待機制御手段は、前記複数のブロックの内で前記第1ステートから前記第2ステートに移行したブロックを検出し、当該検出したブロックに対して前記待機制御処理を実行することを特徴とする請求項1記載の半導体デバイス。
  9. プリント回路基板と、
    前記プリント回路基板上に設けられた電源回路と、
    前記プリント回路基板上に設けられ、前記電源回路から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路を備え、前記内部回路は、第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定される、半導体デバイスと、
    前記半導体デバイス内に設けられ、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出すると共に、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする情報処理装置。
  10. 前記待機制御手段は、前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことを検出すると共に、前記第2ステートから前記第1ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第1ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力することを特徴とする請求項9記載の情報処理装置。
  11. 半導体デバイスに供給される電源電圧の変動を抑制する電源電圧変動抑制方法であって、
    前記半導体デバイスは前記電源電圧によって駆動される内部回路を備え、前記内部回路は第1ステートおよび前記第1ステートよりも前記内部回路によって消費される電流量が大きい第2ステートの一方に設定されるように構成されており、
    前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことを検出する検出ステップと、
    前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことが検出された場合、前記第1ステートから前記第2ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第2ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第1ステートから前記第2ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行するステップとを具備することを特徴とする電源電圧変動抑制方法。
  12. 前記第1ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にアクティブ状態のリセット信号が外部から供給されることによって前記内部回路が非アクティブ状態であるステートであり、前記第2ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、前記内部回路は、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、前記第1ステートから前記第2ステートに移行するように構成され、
    前記検出ステップは、前記内部回路の前記第1ステートから前記第2ステートへの移行を検出するために、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことを検出することを特徴とする請求項11記載の電源電圧変動抑制方法。
  13. 前記第1ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にクロック信号が供給されておらず前記内部回路が非アクティブ状態であるステートであり、前記第2ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、前記内部回路は、前記クロック信号の供給が開始されることに応答して、前記第1ステートから前記第2ステートに移行するように構成されており、
    前記検出ステップは、前記内部回路の前記第1ステートから前記第2ステートへの移行を検出するために、前記クロック信号の供給の開始を検出することを特徴とする請求項11記載の電源電圧変動抑制方法。
  14. 前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことを検出する検出ステップと、
    前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことが検出された場合、前記第2ステートから前記第1ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第1ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第2ステートから前記第1ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力するステップとをさらに具備することを特徴とする請求項11記載の電源電圧変動抑制方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096973A (ja) * 2002-09-04 2004-03-25 Kenwood Corp データ取得システム
JP2006048467A (ja) * 2004-08-06 2006-02-16 Seiko Epson Corp 半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69326284T2 (de) * 1992-06-10 2000-03-23 Nec Corp Halbleiteranordnung mit anschlusswählender Schaltung
JPH07105681A (ja) * 1993-10-07 1995-04-21 Mitsubishi Electric Corp 半導体装置
JPH07129538A (ja) * 1993-10-29 1995-05-19 Mitsubishi Denki Semiconductor Software Kk 半導体集積回路
US5883532A (en) * 1997-03-25 1999-03-16 Analog Devices, Inc. Power-on reset circuit based upon FET threshold level
JP3177965B2 (ja) 1998-11-09 2001-06-18 日本電気株式会社 電源遮断の応答機能付きモード切替手段を備えた半導体集積論理回路および半導体集積論理回路の電源供給方法
JP2003124795A (ja) 2001-10-12 2003-04-25 Hitachi Ltd 半導体集積回路およびその給電方法
JP2006164098A (ja) 2004-12-10 2006-06-22 Denso Corp 電源回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096973A (ja) * 2002-09-04 2004-03-25 Kenwood Corp データ取得システム
JP2006048467A (ja) * 2004-08-06 2006-02-16 Seiko Epson Corp 半導体集積回路

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