JP2009054869A

JP2009054869A - 半導体デバイス、情報処理装置および電源電圧変動抑制方法

Info

Publication number: JP2009054869A
Application number: JP2007221494A
Authority: JP
Inventors: Yoshihiro Nishida; 義広西田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-08-28
Filing date: 2007-08-28
Publication date: 2009-03-12
Also published as: US7847610B2; US20090058515A1

Abstract

【課題】無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能な半導体デバイスを実現する。
【解決手段】待機制御部３１は、半導体デバイス２１の外部から供給されるステート制御信号（例えば、リセット信号、またはクロック信号）に従って、内部回路２２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出する。待機制御部３１は、内部回路２２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから所定の待ち時間だけ経過した後に、内部回路２２に動作開始指示信号ＳＴＡＲＴを出力する。これにより、第１ステートＳ１から第２ステートＳ２への移行によって発生する電源電圧ＶＣＣの変動が抑制されるまで第２ステートＳ２で実行すべき動作の開始を内部回路２２に待機させることができる。
【選択図】図３

Description

本発明は、外部から供給される電源電圧によって駆動される半導体デバイス、および同半導体デバイスを備えた情報処理装置、並びに同半導体デバイスに供給される電源電圧の変動を抑制するための電源電圧変動抑制方法に関する。

近年、パーソナルコンピュータ、コンシューマ電子機器等で用いられる、プロセッサ、各種コントローラのような半導体デバイスにおいては、高集積化および高性能化が進められている。

従来の半導体デバイスの電源電圧規定は、例えば５Ｖ±１０％（±５００ｍＶ）であり、その電圧マージン（±５００ｍＶ）は比較的広い。しかし、最近の半導体デバイスにおいては、低電源電圧化が進められている。これに伴って、例えば１Ｖ±３％（±３０ｍＶ）または１Ｖ±５％（±５０ｍＶ）という電源電圧規定を持つ半導体デバイスが出現し始めている。

電源回路から出力される電力は、プリント回路基板上の電源配線を介して半導体デバイスに供給される。通常は、半導体デバイスに供給される電源電圧の変動を抑制するために、電源配線にコンデンサ（バイパスコンデンサ）を接続するという対策が用いられている。

しかし、半導体デバイスに供給される電源電圧の変動を±３０ｍＶまたは±５０ｍＶという狭い許容範囲内に収めるためには、バイパスコンデンサを接続するという対策のみでは不十分な場合もある。特に、半導体デバイスの負荷電流の変動が大きい場合には、プリント回路基板上の電源配線に含まれる抵抗成分、インダクタ成分等により、電源電圧の変動も大きくなり、これによって電源電圧の変動を±３０ｍＶまたは±５０ｍＶという許容範囲内に収めることができなくなる可能性がある。

特許文献１には、電源電流の値を一定に保持する機能を有する半導体集積回路が開示されている。この半導体集積回路は、負荷電流検出部とダミー電流経路とを備えている。ダミー電流経路を介して流れる電流（ダミー電流）の値は、負荷電流検出部によって検出される負荷電流の値に応じて制御される。これにより、半導体集積回路によって消費される電源電流の値、つまり負荷電流とダミー電流とを合計した値は一定に保持される。
特開２００３−１２４７９５号公報

しかし、特許文献１の半導体集積回路においては、ダミー電流経路によって無駄な電流（ダミー電流）が消費されるので、半導体集積回路の消費電力が無駄に増大されてしまうことになる。

したがって、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することができる新たな機能の実現が必要である。

本発明は上述の事情を考慮してなされたものであり、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能な半導体デバイス、情報処理装置および電源電圧変動抑制方法を提供することを目的とする。

上述の課題を解決するため、本発明は、外部から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路であって、第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定される内部回路と、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出すると共に、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする。

また、本発明の情報処理装置は、プリント回路基板と、前記プリント回路基板上に設けられた電源回路と、前記プリント回路基板上に設けられ、前記電源回路から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路を備え、前記内部回路は、第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定される、半導体デバイスと、前記半導体デバイス内に設けられ、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出すると共に、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする。

また、本発明は、半導体デバイスに供給される電源電圧の変動を抑制する電源電圧変動抑制方法であって、前記半導体デバイスは前記電源電圧によって駆動される内部回路を備え、前記内部回路は第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定されるように構成されており、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出する検出ステップと、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことが検出された場合、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行するステップとを具備することを特徴とする。

本発明によれば、無駄な消費電力の増加を招くことなく、電源電圧の変動を抑制することが可能となる。

以下、図面を参照して、本発明の実施形態を説明する。
まず、図１を参照して、本発明の一実施形態に係る半導体デバイスを備えた情報処理装置の構成を説明する。この情報処理装置は、例えば、ノートブック型の携帯型パーソナルコンピュータ１０から実現されている。

このパーソナルコンピュータ１０の本体内には、プリント回路基板１１が設けられている。このプリント回路基板１１上には、半導体デバイス２１、電源回路２３、クロック発生回路２４、リセット回路２５等が設けられている。

半導体デバイス２１は、例えば、プロセッサ（ＣＰＵ）等として機能するデバイスであり、電源回路２３から出力される電源電圧ＶＣＣによって駆動される。すなわち、電源回路２３の出力は、プリント回路基板１１上の電源配線を介して半導体デバイス２１の電源ピンに接続されている。電源配線は、寄生インダクタ成分、寄生抵抗成分などを含んでいる。電源配線には、例えば、電源電圧ＶＣＣの変動を抑制するためのコンデンサ（バイパスコンデンサ）が接続されている。図１においては、電源配線には、１０μＦのバイパスコンデンサが２個接続されている場合が例示されている。

半導体デバイス２１は、電源電圧ＶＣＣによって駆動される内部回路２２を備えている。この内部回路２２は半導体デバイス２１のコアロジックであり、多数のロジック（多数のフリップフロップ、多数の論理素子、等）を備えている。これら多数のロジックの各々は、例えばＣＭＯＳ回路によって実現されている。内部回路２２は、例えば、停止ステート、スタンバイステート、動作ステートのような、内部回路２２によって消費される電流（負荷電流）の量が互いに異なる複数のステートを有している。内部回路２２は、半導体デバイス２１の外部から供給されるステート制御信号、または内部回路２２内で発生するイベントに応じて、複数のステートの１つに設定される。

半導体デバイス２１のステート変更時には、半導体デバイス２１の通常動作時に発生する負荷電流変動よりも数倍大きな負荷電流変動が発生する。このため、ステート変更時には、この負荷電流変動に起因して電源電圧ＶＣＣの変動も大きくなる。

クロック発生回路２４は、クロック信号（ＣＬＫ）を出力する。このクロック信号（ＣＬＫ）は半導体デバイス２１のクロック入力ピンに供給される。リセット回路２５は、半導体デバイス２１をリセット状態に設定したり、半導体デバイス２１のリセット状態を解除したりするためのリセット信号（ＲＥＳＥＴ）を出力する。このリセット信号（ＲＥＳＥＴ）は、半導体デバイス２１のリセット入力ピンに供給される。

半導体デバイス２１の電源電圧規定は、例えば、１Ｖ±５％（±５０ｍＶ）である。この場合、半導体デバイス２１の電源ピンに供給される電源電圧ＶＣＣの変動を、９５０ｍＶ〜１０５０ｍＶの範囲内に収めることが必要になる。

電源回路２３は、例えば、１Ｖの電源電圧ＶＣＣを出力する。電源回路２３の精度が±１．４％（±１４ｍＶ：２８ｍＶ）であるならば、半導体デバイス２１の電源電圧規定を満たすためには、半導体デバイス２１の負荷電流の変動に起因する電源電圧の変動を、±３．６％（±３６ｍＶ：７２ｍＶ）の範囲内に抑えることが必要となる。

上述したように、複数のステートを有する半導体デバイス２１においては、半導体デバイス２１の負荷電流の変動に起因する電源電圧ＶＣＣの変動は、半導体デバイス２１のステート変更時に最も大きくなる。このため、本実施形態においては、半導体デバイス２１には、ステート変更時の電源電圧の変動を抑制するための回路が含まれている。この回路の詳細は、図３以降で後述する。

さらに、プリント回路基板１１上には、メモリ、各種Ｉ／Ｏデバイス等も設けられている。

次に、図２を参照して、内部回路２２が有する複数のステートについて説明する。

内部回路２２は、図２に示されているように、少なくとも２つのステート、つまり第１ステートＳ１および第２ステートＳ２を有しており、これら第１ステートＳ１および第２ステートＳ２の一方に設定される。

第２ステートＳ２において内部回路２２によって消費される電流量は、第１ステートＳ１において内部回路２２によって消費される電流量よりも大きい。換言すれば、第１ステートＳ１は内部回路２２によって消費される電力が比較的少ないステートであり、第２ステートＳ２は内部回路２２によって消費される電力が第１ステートＳ１よりも大きいステートである。第１ステートＳ１と第２ステートＳ２との組み合わせの例は、以下の通りである。

（１）第１ステートＳ１＝非アクティブステート、第２ステートＳ２＝アクティブステート
（２）第１ステートＳ１＝ローパワー動作ステート、第２ステートＳ２＝ハイパワー動
作ステート
すなわち、第１ステートＳ１は、内部回路２２に電源電圧ＶＣＣが供給されており、且つ内部回路２２が非アクティブ状態であるステートである。内部回路２２が非アクティブ状態である期間中は、内部回路２２は動作しない。

内部回路２２は、例えば、内部回路２２にアクティブ状態のリセット信号ＲＥＳＥＴが供給されることによって非アクティブ状態に設定される。たとえ内部回路２２に電源電圧ＶＣＣが供給されていても、リセット信号ＲＥＳＥＴがアクティブ状態である期間中は、内部回路２２はリセット状態に維持され、内部回路２２の動作は停止されている。第２ステートＳ２は、内部回路２２に電源電圧ＶＣＣが供給されており、且つ内部回路２２がアクティブ状態であるステートである。

リセット信号ＲＥＳＥＴがアクティブ状態からインアクティブ状態に変化した時、内部回路２２のリセット状態は解除され、内部回路２２は第１ステートＳ１（非アクティブ状態）から第２ステートＳ２（アクティブ状態）に移行する。この時、内部回路２２内の多数のロジックに同時に電流が流れ込み初め、これによって負荷電流が大きく変動する。そして、この負荷電流の変動に起因して、電源電圧ＶＣＣの変動が発生する。

通常、内部回路２２の動作は、第２ステートＳ２（アクティブ状態）へのステート変更直後に開始される。このため、第２ステートＳ２（アクティブ状態）へのステート変更直後においては、ステート変更に起因する電源電圧ＶＣＣの変動に、さらに、内部回路２２の動作（第２ステートＳ２における内部回路２２の動作）に起因する電源電圧ＶＣＣの変動が加わる。この結果、電源電圧ＶＣＣの変動が大きくなり、電源電圧ＶＣＣの変動を、上述の±３．６％（±３６ｍＶ）の範囲内に抑えることができなくなる可能性がある。

内部回路２２のステートが第２ステートＳ２（アクティブ状態）から第１ステートＳ１（非アクティブ状態）に遷移する時においても、内部回路２２の負荷電流が急激に減少することにより、電源電圧ＶＣＣの変動が発生する。

また、内部回路２２は、例えば、内部回路２２へのクロック信号ＣＬＫの供給が停止されることによっても、非アクティブ状態に設定される。内部回路２２へのクロック信号ＣＬＫの供給が開始された時、内部回路２２のステートは、第１ステートＳ１（非アクティブ状態）から第２ステートＳ２（アクティブ状態）に移行する。この時にも、内部回路２２内の多数のロジックに同時に電流が流れ込み初め、これによって負荷電流が大きく変動する。そして、この負荷電流に起因して、電源電圧ＶＣＣの変動が発生する。

ローパワー動作ステートは、例えば、内部回路２２内に設けられた複数の回路ブロックの内の一部のみが動作するステートであり、ハイパワー動作ステートは、ローパワー動作ステートよりも多くの回路ブロックが動作するステートである。例えば、内部回路２２が２つの回路ブロックから構成されている場合には、ローパワー動作ステートにおいては、一方の回路ブロックにのみクロック信号ＣＬＫが供給され、他方の回路ブロックへのクロック信号ＣＬＫの供給は停止されている。他方の回路ブロックへのクロック信号ＣＬＫの供給が開始された時、内部回路２２のステートは、一方の回路ブロックのみが動作する第１ステートＳ１（ローパワー動作ステート）から、一方の回路ブロックと他方の回路ブロックの双方が動作する第２ステートＳ２（ハイパワー動作ステート）に遷移する。この時、他方の回路ブロックに電流が流れ込むことによって、内部回路２２の負荷電流が急激に増加し、これによって電源電圧ＶＣＣの変動が発生する。第２ステートＳ２（ハイパワー動作ステート）へのステート変更直後においては、ステート変更に起因する電源電圧ＶＣＣの変動に、さらに、内部回路２２の通常動作（第２ステートＳ２における内部回路２２の動作）に起因する電源電圧ＶＣＣの変動が加わる。この結果、電源電圧ＶＣＣの変動が大きくなり、電源電圧ＶＣＣの変動を、上述の±３．６％（±３６ｍＶ）の範囲内に抑えることができなくなる可能性がある。

ハイパワー動作ステートからローパワー動作ステートへの遷移時にも、内部回路２２の負荷電流が急激に減少することによって、電源電圧ＶＣＣの変動が発生する。

図３には、半導体デバイス２１の構成例が示されている。

半導体デバイス２１は、内部回路２２のステート変更直後における電源電圧ＶＣＣの変動を抑制するために、待機制御部３１を備えている。

待機制御部３１は、半導体デバイス２１の外部から供給されるステート制御信号（例えば、リセット信号、またはクロック信号）に従って、内部回路２２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出する。例えば、待機制御部３１は、リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、内部回路２２が第１ステートＳ１から第２ステートＳ２に移行したこと検出する。また、第１ステートＳ１が、内部回路２２にクロック信号ＣＬＫが供給されないことによって内部回路２２が非アクティブ状態に維持されるステートである場合には、待機制御部３１は、内部回路２２が第１ステートＳ１から第２ステートＳ２に移行したことを検出するために、内部回路２２へのクロック信号ＣＬＫの供給の開始を検出する。

内部回路２２が第１ステートＳ１から第２ステートＳ２に移行した時、待機制御部３１は、第１ステートＳ１から第２ステートＳ２への移行によって発生する電源電圧ＶＣＣの変動が抑制されるまで第２ステートＳ２で実行すべき動作の開始を内部回路２２に待機させるために、内部回路２２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから所定の待ち時間だけ経過した後に、内部回路２２に動作開始指示信号ＳＴＡＲＴを出力する。動作開始指示信号ＳＴＡＲＴは、内部回路２２に動作の開始を指示する信号（例えば、コマンド等）である。内部回路２２は、動作開始指示信号ＳＴＡＲＴを受けるまでは、通常動作を開始しない。

待ち時間の値は、ステートが変更されてから、そのステート変更によって発生する電源電圧ＶＣＣの変動が抑制されて電源電圧ＶＣＣが安定するまでに要する時間に基づいて予め決められている。第２ステートＳ２へのステート変更直後においては、ステート変更に起因する電源電圧ＶＣＣの変動が発生するものの、電源電圧ＶＣＣが安定するまでは内部回路２２は動作を開始しない。よって、ステート変更に起因する電源電圧ＶＣＣの変動に、さらに、内部回路２２の動作に起因する電源電圧ＶＣＣの変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧ＶＣＣの変動量を小さく抑制することが可能となる。

内部回路２２が第２ステートＳ２に入ってから内部回路２２が動作を開始するまでの期間中においては、内部回路２２は一種のレディー状態である。レディー状態の内部回路２２が動作開始信号ＳＴＡＲＴを受信すると、内部回路２２は、レディー状態を抜けて、動作を実行するランニング状態に入る。

ステート変更が発生してから電源電圧ＶＣＣが安定するまでに要する時間は、ステート変更によって発生する負荷電流の変動量、プリント回路基板１１上の電源配線の寄生インダクタンス、および電源配線に接続されるバイパスコンデンサの容量および個数、等に応じて変化する。このため、本コンピュータ１０の製造後に電源電圧ＶＣＣの変動量を観測するためのテストを実行し、そのテスト結果に基づいて、待ち時間の値を調整することが好ましい。半導体デバイス２１に供給される電源電圧ＶＣＣの変動は、例えば、図１に“電圧観測点”として示されているポイントの電圧を検出することによって観測することができる。この場合、“電圧観測点”には、例えば、０．１μＦのコンデンサを５個程度並列に接続することが好ましい。

図３の構成においては、待ち時間の値は半導体デバイス２１に接続される外部回路３３によって可変設定される。外部回路３３は、例えば、コンデンサ、抵抗等の素子から構成されている。したがって、例えば、半導体デバイス２１に接続される外部回路３３内の例えばコンデンサの容量を変更することなどによって、待ち時間の値を調整することができる。

さらに、待機制御部３１は、半導体デバイス２１の外部から供給されるステート制御信号に従って、内部回路２２のステートが第２ステートＳ２から第１ステートＳ１に移行したことも検出する。そして、待機制御部３１は、第２ステートＳ２から第１ステートＳ１への移行時に発生する電源電圧ＶＣＣの変動が抑制されるまで第１ステートＳ１で実行すべき動作の開始を内部回路２２に待機させるために、内部回路２２のステートが第２ステートＳ２から第１ステートＳ１に移行したことを検出してから所定の待ち時間だけ経過した後に内部回路２２に動作開始指示信号ＳＴＡＲＴを出力する。これにより、例えば、ハイパワーステートからローパワーステートへのステート変更時等においても、電源電圧ＶＣＣの変動を抑制することができる。

図４には、半導体デバイス２１の他の構成例が示されている。

図４の半導体デバイス２１においては、上述の待機制御部３１による待ち時間の値は、外部回路３２ではなく、半導体デバイス２１内に設けられたレジスタ４１およびタイマ４２を用いて調整される。すなわち、待機制御部３１は、内部回路２２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから、レジスタ４１に格納された値で示される待ち時間だけ経過した後に、内部回路２２に動作開始指示信号ＳＴＡＲＴを出力する。レジスタ４１に格納された値で示される待ち時間が経過したか否かは、タイマ４２によって検出することができる。レジスタ４１はプログラム可能に構成されており、レジスタ４１に格納された値は変更することができる。レジスタ４１に格納される値に応じて、待ち時間の値は可変設定される。

図５は、第１ステートＳ１から第２ステートＳ２へのステート変更直後における負荷電流変動および電源電圧ＶＣＣの変動を示している。この図５は、半導体デバイス２１に待機制御部３１が設けられていない場合に対応している。

ここでは、第１ステートＳ１が上述の非アクティブ状態であり、第２ステートＳ２が上述のアクティブステートである場合を想定する。

内部回路２２が第１ステートＳ１である場合、すなわち、例えば、内部回路２２に電源電圧ＶＣＣが供給され且つ内部回路２２がリセットされている状態、または内部回路２２に電源電圧ＶＣＣが供給され且つ内部回路２２にクロック信号ＣＬＫが供給されていない状態である場合においては、内部回路２２には例えば１Ａ程度の負荷電流（例えばリーク電流）が流れる。リセット信号ＲＥＳＥＴがアクティブ状態からインアクティブ状態に変化することによって内部回路２２がリセット解除された時、あるいは内部回路２２へのクロック信号ＣＬＫの供給が開始された時、内部回路２２のステートは第１ステートＳ１から第２ステートＳ２に移行する。このステート変更時には、内部回路２２内の多数のロジックに電流が同時に流れ込むことにより、内部回路２２によって消費される負荷電流値は１Ａから例えば３．５Ａ程度にまで急激に一旦上昇した後、２．５Ａ程度にまで急激に低下する。電源配線には上述のようにインダクタ成分が含まれているため、この負荷電流の大きな変動に伴い、電源電圧ＶＣＣの変動（ＶＣＣのリンギング）が発生する。第２ステートＳ２へのステート変更直後に、内部回路２２は通常動作を開始する。したがって、ステート変更に起因する電源電圧ＶＣＣの変動に、内部回路２２の通常動作に起因する電源電圧変動が加わるため、ステート変更直後においては、電源電圧ＶＣＣの変動は非常に大きくなる。この結果、図５に示されているように、例えば、電源電圧ＶＣＣの最大値Ｍａｘは１０１６ｍＶ、電源電圧ＶＣＣの最小値Ｍｉｎは９３６ｍＶとなり、電源電圧ＶＣＣの最大変動量ΔＶ（＝Ｍａｘ−Ｍａｉｎ）は、８０ｍＶとなる。

上述したように、半導体デバイス２１の電源電圧規定を満たすためには、負荷電流の変動に起因する電源電圧の変動を、±３．６％（±３６ｍＶ：７２ｍＶ）の範囲内に抑えることが必要となる。上述の最大変動量ΔＶ＝８０ｍＶは、変動許容範囲である７２ｍＶを４ｍＶだけオーバーしている。

図６は、待機制御部３１を備えた半導体デバイス２１の第１ステートＳ１から第２ステートＳ２へのステート変更直後における負荷電流変動と電源電圧ＶＣＣの変動を示している。

内部回路２２が第１ステートＳ１である場合、すなわち、例えば、内部回路２２に電源電圧ＶＣＣが供給され且つ内部回路２２がリセットされている状態、または内部回路２２に電源電圧ＶＣＣが供給され且つ内部回路２２にクロック信号ＣＬＫが供給されていない状態である場合においては、内部回路２２には例えば１Ａ程度の負荷電流が流れる。リセット信号ＲＥＳＥＴがアクティブ状態からインアクティブ状態に変化することによって内部回路２２がリセット解除された時、あるいは内部回路２２へのクロック信号ＣＬＫの供給が開始された時、内部回路２２のステートは第１ステートＳ１から第２ステートＳ２に移行する。この時、内部回路２２内の多数のロジックに電流が同時に流れ込むことにより、内部回路２２によって消費される負荷電流値は１Ａから例えば３．５Ａ程度にまで急激に一旦上昇した後、２．５Ａ程度にまで急激に低下する。この負荷電流の大きな変動に伴い、電源電圧ＶＣＣの変動（ＶＣＣのリンギング）が発生する。

待機制御部３１の制御により、電源電圧ＶＣＣが安定するまで、内部回路２２の通常動作の開始は待たされる。つまり、ステート変更が発生してから待ち時間ＷＡＩＴが経過するまでの期間中は、内部回路２２はレディ状態に維持され通常動作を実行しない。このため、待ち時間ＷＡＩＴの期間中においては、負荷電流は一定値（２．５Ａ程度）に維持される。この結果、ステート変更に起因する電源電圧ＶＣＣの変動に、内部回路２２の通常動作に起因する電源電圧ＶＣＣの変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧ＶＣＣの変動量を小さく抑制することが可能となる。図６においては、電源電圧ＶＣＣの最大値Ｍａｘは１００７ｍＶ、電源電圧ＶＣＣの最小値Ｍｉｎは９４３ｍＶであり、電源電圧ＶＣＣの最大変動量ΔＶ（＝Ｍａｘ−Ｍａｉｎ）は、６４ｍＶとなる。この最大変動量ΔＶ＝６４ｍＶは、変動許容範囲（７２ｍＶ）を満たしている。

図７は、待機制御部３１を備えた半導体デバイス２１の第２ステートＳ２から第１ステートＳ１へのステート変更直後における負荷電流変動と電源電圧ＶＣＣの変動を示している。

ここでは、第２ステートＳ２が上述のハイパワーステートであり、第１ステートＳ１が上述のローパワーステートである場合を想定する。

内部回路２２のステートが第２ステートＳ２から第１ステートＳ１に移行すると、内部回路２２の負荷電流が１Ａ程度にまで急激に低下することにより、電源電圧ＶＣＣの変動（ＶＣＣのリンギング）が発生する。

待機制御部３１の制御により、電源電圧ＶＣＣが安定するまで、第１ステートＳ１における内部回路２２の通常動作の開始は待たされる。つまり、ステート変更が発生してから待ち時間ＷＡＩＴが経過するまでの期間中は、内部回路２２は通常動作を実行しないので、負荷電流は一定値（１Ａ程度）に維持される。この結果、ステート変更に起因する電源電圧ＶＣＣの変動に、内部回路２２の通常動作に起因する電源電圧変動が加わるという事態の発生を防止することができ、結果としてステート変更直後の電源電圧ＶＣＣの変動量を小さく抑制することが可能となる。図７においては、電源電圧ＶＣＣの最大値Ｍａｘは１０１５ｍＶ、電源電圧ＶＣＣの最小値Ｍｉｎは９５５ｍＶであり、電源電圧ＶＣＣの最大変動量ΔＶ（＝Ｍａｘ−Ｍａｉｎ）は、６０ｍＶとなる。この最大変動量ΔＶ＝６０ｍＶは、変動許容範囲（７２ｍＶ）を満たしている。

図８には、内部回路２２が複数のブロックに分割されている場合に対応する待機制御部３１の構成例が示されている。

図８に示されているように、内部回路２２は、複数のブロック、例えば３つのブロック（ブロック１，２，３）から構成されている。これらブロックは、電源電圧ＶＣＣによって駆動される。これらブロックの各々は、第１ステートＳ１（例えば非アクティブ状態）と第２ステートＳ２（例えばアクティブ状態）とを有しており、半導体デバイス２１の外部から供給されるステート制御信号（例えば、リセット信号、またはクロック信号）に応じて、第１ステートＳ１および第２ステートＳ２の一方に設定される。例えば、ブロック１のステートはステート制御信号１によって第１ステートＳ１と第２ステートＳ２との間で変更され、ブロック２のステートはステート制御信号２によって第１ステートＳ１と第２ステートＳ２との間で変更され、ブロック３のステートはステート制御信号３によって第１ステートＳ１と第２ステートＳ２との間で変更される。

待機制御部３１は、ステート制御信号１，２，３に従って複数のブロック１，２，３の内で第１ステートＳ１から第２ステートＳ２に移行したブロックを検出する。そして、待機制御部３１は、検出したブロックに対して、その検出したブロックの動作の開始を電源電圧ＶＣＣが安定するまで待機させるための待機制御処理を実行する。

具体的には、もしブロック１が第１ステートＳ１から第２ステートＳ２に移行したならば、待機制御部３１は、電源電圧ＶＣＣの変動が抑制されるまでブロック１の動作の開始を待機させるために、ブロック１のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック１に動作開始指示信号ＳＴＡＲＴ１を出力する。

また、もしブロック２が第１ステートＳ１から第２ステートＳ２に移行したならば、待機制御部３１は、電源電圧ＶＣＣの変動が抑制されるまでブロック２の動作の開始を待機させるために、ブロック２のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック２に動作開始指示信号ＳＴＡＲＴ２を出力する。

また、もしブロック３が第１ステートＳ１から第２ステートＳ２に移行したならば、待機制御部３１は、電源電圧ＶＣＣの変動が抑制されるまでブロック３の動作の開始を待機させるために、ブロック３のステートが第１ステートＳ１から第２ステートＳ２に移行したことを検出してから所定の待ち時間だけ経過した後に、ブロック３に動作開始指示信号ＳＴＡＲＴ３を出力する。

このように、内部回路２２が複数のブロックから構成されている場合には、待機制御処理部３１による待機制御処理はブロックごとに実行される。

また、図８の構成により、例えば、半導体デバイス２１の起動時には、内部回路２２全体を第１ステートＳ１から第２ステートＳ２に移行させるのではなく、ブロック１，２，３を順番に第１ステートＳ１から第２ステートＳ２に移行させるという制御を実行することも可能となる。

すなわち、半導体デバイス２１の起動時には、ブロック１，２，３は所定の時間間隔をおいて順番に第１ステートＳ１から第２ステートＳ２に移行される。これにより、ブロック１，２，３が同時にステート変更される場合よりも、電源電圧ＶＣＣの変動量を低減することが出来る。しかも、ステート変更されたブロックの通常動作の開始は、電源電圧ＶＣＣが安定するまで待機される。よって、半導体デバイス２１の電源電圧ＶＣＣの変動量を大幅に低減することができる。

次に、図９を参照して、待機制御部３１の具体的な構成例について説明する。

図９においては、第１ステートＳ１が非アクティブ状態であり、第２ステートＳ２がアクティブ状態であり、且つステート遷移を制御するための上述のステート制御信号がリセット信号ＲＥＳＥＴである場合を想定する。

待機制御部３１は、抵抗３０１と、コンデンサを含む外部回路３０２と、バッファ（シュミットバッファ）３０３と、２入力ＡＮＤゲート３０４と、フリップフロップ（Ｆ／Ｆ）３０５とを含んでいる。

抵抗３０１は、リセット信号線に接続されている。また、抵抗３０１は、半導体デバイス２１の信号ピンを介して外部回路３０２のコンデンサにも接続されている。抵抗３０１と外部回路３０２のコンデンサとによって、外部から入力されるリセット信号ＲＥＳＥＴを遅延するためのＣＲ時定数回路が構成されている。このＣＲ時定数回路の出力は、バッファ（シュミットバッファ）３０３を介して２入力ＡＮＤゲート３０４の一方の入力に接続されている。２入力ＡＮＤゲート３０４の他方の入力には、コマンド発行命令が入力される。コマンド発行命令は、内部回路２２に動作（コマンドに対応する処理）の開始を指示する命令である。コマンド発行命令としては、例えば、内部回路２２に、プリント回路基板１１上に設けられたメモリ、または半導体デバイス２１内に設けられたメモリ、から命令をフェッチすることを指示する命令等を用いることができる。

図１０は、図９の待機制御部３１の動作タイミングを示すタイミングチャートである。

リセット信号ＲＥＳＥＴがアクティブ状態（論理“０”）からインアクティブ状態（論理“１”）に変化してから、ＣＲ時定数回路の遅延時間分だけ経過した時に、２入力ＡＮＤゲート３０４の他方の入力に論理“１”の信号が入力される。これによってコマンド発行命令が２入力ＡＮＤゲート３０４を介してフリップフロップ３０５に送られ、コマンド発行命令が上述の動作開始信号ＳＴＡＲＴとして内部回路２２に供給される。内部回路２２は、動作開始信号ＳＴＡＲＴの受信に応答して、通常動作を開始する。

図１１には、内部回路２２がＣＰＵとＤＳＰ（Digital Signal Processor）とから構成されている例が示されている。

内部回路２２は、ＣＰＵ４０１とＤＳＰ４０２とを備えている。内部回路２２は、３つのステート、つまりＣＰＵ４０１およびＤＳＰ４０２の双方が非アクティブ状態であるステート（停止ステート）、ＣＰＵ４０１のみが動作するステート（ローパワーステート）、ＣＰＵ４０１およびＤＳＰ４０２の双方が動作するステート（ハイパワーステート）を有している。

図１２には、内部回路２２のステート遷移の例が示されている。

ＣＰＵ４０１のリセット状態が解除されると、ＣＰＵ４０１はアクティブ状態となり、通常動作を開始する。この場合、待機制御部３１による待機制御処理（ＷＡＩＴ）により、ＣＰＵ４０１は、リセット状態が解除されることによってアクティブ状態に入ってから、所定の待ち時間だけ経過した後に通常動作を開始する。

また、ＣＰＵ４０１のみが通常動作するステート（ローパワーステート）からＣＰＵ４０１およびＤＳＰ４０２の双方が動作するステート（ハイパワーステート）へのステート変更時には、待機制御部３１による待機制御処理（ＷＡＩＴ）により、ＣＰＵ４０１およびＤＳＰ４０２の各々は、ステート変更から所定の待ち時間だけ経過した後に通常動作を開始し、待ち時間の期間中はＣＰＵ４０１およびＤＳＰ４０２の各々は命令実行等の動作を実行しない。また、ハイパワーステートからローパワーステートの変更時には、待機制御部３１による待機制御処理（ＷＡＩＴ）により、ＣＰＵ４０１は、ステート変更から所定の待ち時間だけ経過した後に通常動作を開始し、待ち時間の期間中はＣＰＵ４０１は命令実行等の動作を実行しない。

次に、図１３を参照して、ＣＰＵ４０１のみが通常動作するステート（ローパワーステート）からＣＰＵ４０１およびＤＳＰ４０２の双方が動作するステート（ハイパワーステート）へのステート変更時に実行される待機制御部３１の動作を説明する。

ＣＰＵ４０１は、ＤＳＰ４０２を停止ステートから動作ステートに遷移させるために、ＤＳＰ４０２の動作開始を指示する信号ＤＳＰ＿ＳＴを出力する。そして、ＣＰＵ４０１は非アクティブ状態に入り、通常動作の実行を停止する。ＣＰＵ４０１からの信号ＤＳＰ＿ＳＴに応答して、半導体デバイス２１内に設けられたリセット／クロック制御回路４０３は、ＤＳＰ４０２に対するクロック信号の供給を開始する処理、またはＤＳＰ４０２に供給されるリセット信号をインアクティブ状態に設定してＤＳＰ４０２をリセット解除する処理を実行する。これにより、ＤＳＰ４０２は、非アクティブ状態からアクティブ状態に移行する。

ＣＰＵ４０１から出力される信号ＤＳＰ＿ＳＴは、待機制御部３１にも送られる。待機制御部３１は、ＣＰＵ４０１からの信号ＤＳＰ＿ＳＴに従って、ＤＳＰ４０２のステートが非アクティブ状態からアクティブ状態に移行したことを検出することができる。

待機制御部３１は、ＤＳＰ４０２のステートが非アクティブ状態からアクティブ状態に移行したことを検出してから所定の待ち時間だけ経過した後に、ＤＳＰ４０２の動作開始を指示する信号ＤＳＰ＿ＳＴをＤＳＰ４０２に出力する。ＤＳＰ４０２は、待機制御部３１からの信号ＤＳＰ＿ＳＴに応答して、アクノリッジ信号ＡＣＫを待機制御部３１に送信すると共に、通常動作を開始する。

ＤＳＰ４０２からのアクノリッジ信号ＡＣＫを受信したことに応答して、待機制御部３１は、動作開始時信号ＣＰＵ＿ＳＴをＣＰＵ４０１に割り込み信号等として送信し、これによってＣＰＵ４０１に通常動作を開始させる。

図１３の構成においても、待ち時間の値は、半導体デバイス２１に接続される外部回路によって、または半導体デバイス２１内のレジスタの設定値を変更することによって、調整することができる。

以上のように、本実施形態においては、内部回路２２のステート変更時には、内部回路２２の通常動作時に発生する負荷電流変動よりも数倍大きな負荷電流変動が発生することを考慮して、内部回路２２のステート変更時には、電源電圧ＶＣＣが安定するまで内部回路２２の動作を待機させる処理が実行される。この結果、ステート変更に起因する電源電圧ＶＣＣの変動に、さらに、内部回路２２の動作に起因する電源電圧ＶＣＣの変動が加わるという事態の発生を防止することができ、ステート変更直後の電源電圧ＶＣＣの変動量を小さく抑制することが可能となる。

よって、ダミー電流を流すことによって負荷電流を常に一定に保つという制御を用いることなく、電源電圧ＶＣＣの変動を抑制することができるので、消費電力の無駄な増大を招くことなく、電源電圧ＶＣＣを電源電圧規定に対応する許容範囲内に収めることができる。

なお、待機制御部３１は、プロセッサとして機能する半導体デバイスのみならず、例えば、Ｉ／Ｏデバイスとして機能する半導体デバイス、Ｉ／Ｏデバイスを制御するためのＩ／Ｏコントローラとして機能する半導体デバイス、バス間を接続するブリッジとして機能する半導体デバイス、等に適用することも出来る。

また、内部回路２２がＣＰＵを含む場合においては、ＣＰＵが、ステート変更が発生してから所定の待機時間分だけ経過したことを検知するためのカウント動作を実行するようにしてもよい。これにより、上述のタイマ４２またはＣＲ時定数回路を用いることなく、待機時間分だけ内部回路の動作を待機させることが可能となる。

また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る半導体デバイスを備えた情報処理装置の構成を示すブロック図。同実施形態の半導体デバイスが有する２つのステートを説明するための図。同実施形態の半導体デバイスの構成例を示すブロック図。同実施形態の半導体デバイスの他の構成例を示すブロック図。ステート変更時に発生する電流／電圧変動を説明するための図。同実施形態の半導体デバイスのステートが第１ステートから第２ステートに移行する時に発生する電流／電圧変動を説明するための図。同実施形態の半導体デバイスのステートが第２ステートから第１ステートに移行する時に発生する電流／電圧変動を説明するための図。同実施形態の半導体デバイスのさらに他の構成例を示すブロック図。同実施形態の半導体デバイス内に設けられる待機制御部の構成例を示すブロック図。図９の待機制御部の動作を説明するタイミングチャート。同実施形態の半導体デバイスの内部回路の構成例を示すブロック図。図１１の内部回路のステート遷移を説明するための図。同実施形態の半導体デバイス内に設けられる待機制御部の他の構成例を示すブロック図。

符号の説明

１０…情報処理装置（コンピュータ）、１１…プリント回路基板、２１…半導体デバイス、２２…内部回路、２３…電源回路，２４…クロック発生回路、２５…リセット回路、３０…バイパスコンデンサ、３１…待機制御部、３２…外部回路、４１…レジスタ、４２…タイマ。

Claims

外部から供給される電源電圧によって駆動される半導体デバイスであって、
前記電源電圧によって駆動される内部回路であって、第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定される内部回路と、
前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出すると共に、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする半導体デバイス。
前記第１ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にアクティブ状態のリセット信号が外部から供給されることによって前記内部回路が非アクティブ状態であるステートであり、前記第２ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、
前記内部回路は、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、前記第１ステートから前記第２ステートに移行することを特徴とする請求項１記載の半導体デバイス。
前記第１ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にクロック信号が供給されておらず前記内部回路が非アクティブ状態であるステートであり、前記第２ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、
前記内部回路は、前記クロック信号の供給が開始されることに応答して、前記第１ステートから前記第２ステートに移行することを特徴とする請求項１記載の半導体デバイス。
前記待ち時間の値は前記半導体デバイスに接続される外部回路によって可変設定されることを特徴とする請求項１記載の半導体デバイス。
前記待機制御手段は、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出してから、前記半導体デバイス内に設けられたレジスタに格納された値で示される前記待ち時間だけ経過した後に、前記内部回路に動作開始指示信号を出力するように構成されていることを特徴とする請求項１記載の半導体デバイス。
前記レジスタはプログラム可能に構成されていることを特徴とする請求項５記載の半導体デバイス。
前記待機制御手段は、前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことを検出すると共に、前記第２ステートから前記第１ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第１ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力することを特徴とする請求項１記載の半導体デバイス。
前記内部回路は複数のブロックに分割されており、各ブロックは、前記第１ステートおよび前記第２ステートの一方に設定されるように構成されており、
前記待機制御手段は、前記複数のブロックの内で前記第１ステートから前記第２ステートに移行したブロックを検出し、当該検出したブロックに対して前記待機制御処理を実行することを特徴とする請求項１記載の半導体デバイス。
プリント回路基板と、
前記プリント回路基板上に設けられた電源回路と、
前記プリント回路基板上に設けられ、前記電源回路から供給される電源電圧によって駆動される半導体デバイスであって、前記電源電圧によって駆動される内部回路を備え、前記内部回路は、第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定される、半導体デバイスと、
前記半導体デバイス内に設けられ、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出すると共に、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行する待機制御手段とを具備することを特徴とする情報処理装置。
前記待機制御手段は、前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことを検出すると共に、前記第２ステートから前記第１ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第１ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことを検出してから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力することを特徴とする請求項９記載の情報処理装置。
半導体デバイスに供給される電源電圧の変動を抑制する電源電圧変動抑制方法であって、
前記半導体デバイスは前記電源電圧によって駆動される内部回路を備え、前記内部回路は第１ステートおよび前記第１ステートよりも前記内部回路によって消費される電流量が大きい第２ステートの一方に設定されるように構成されており、
前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことを検出する検出ステップと、
前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことが検出された場合、前記第１ステートから前記第２ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第２ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第１ステートから前記第２ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力する待機制御処理を実行するステップとを具備することを特徴とする電源電圧変動抑制方法。
前記第１ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にアクティブ状態のリセット信号が外部から供給されることによって前記内部回路が非アクティブ状態であるステートであり、前記第２ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、前記内部回路は、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことに応答して、前記第１ステートから前記第２ステートに移行するように構成され、
前記検出ステップは、前記内部回路の前記第１ステートから前記第２ステートへの移行を検出するために、前記リセット信号がアクティブ状態からインアクティブ状態に変化したことを検出することを特徴とする請求項１１記載の電源電圧変動抑制方法。
前記第１ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路にクロック信号が供給されておらず前記内部回路が非アクティブ状態であるステートであり、前記第２ステートは、前記内部回路に前記電源電圧が供給されており、且つ前記内部回路がアクティブ状態であるステートであり、前記内部回路は、前記クロック信号の供給が開始されることに応答して、前記第１ステートから前記第２ステートに移行するように構成されており、
前記検出ステップは、前記内部回路の前記第１ステートから前記第２ステートへの移行を検出するために、前記クロック信号の供給の開始を検出することを特徴とする請求項１１記載の電源電圧変動抑制方法。
前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことを検出する検出ステップと、
前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことが検出された場合、前記第２ステートから前記第１ステートへの移行時に発生する前記電源電圧の変動が抑制されるまで前記第１ステートで実行すべき動作の開始を前記内部回路に待機させるために、前記内部回路のステートが前記第２ステートから前記第１ステートに移行したことが検出されてから所定の待ち時間だけ経過した後に前記内部回路に動作開始指示信号を出力するステップとをさらに具備することを特徴とする請求項１１記載の電源電圧変動抑制方法。