JPWO2012029161A1 - データ処理装置およびデータ処理システム - Google Patents
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Abstract
Description
[第1の実施形態]
図1は、データ処理装置を有するデータ処理システムの一例を示した図である。
アナログ・デジタル変換部(ADC)は、外部から入力されたアナログ信号をデジタル値に変換し、メモリ22に格納する。
図3は、第1の実施形態の降圧電源回路を表わす図である。
降圧部50は、差動オペアンプ51を有する。
MOS)トランジスタで構成される。差動オペアンプ51の出力ノードN1は、出力MOSトランジスタTR40のゲートに接続される。差動オペアンプ51は、基準電圧Vrefと降圧電圧Vddの電位差に応じた電圧を出力MOSトランジスタTR40のゲートに印加する。
図4は、データ処理装置の通常動作状態から低消費電力状態へ遷移するときと、低消費電力状態から通常動作状態へ遷移するときの動作を説明するための図である。
中央処理装置CPUなどを含む負荷回路99が、通常動作状態から低消費電力状態へ遷移する場合、状態遷移に先行して、システムコントローラSYSCは、バイアス電流制御回路41へのバイアス制御信号Icontを「H」レベルに活性化する。
中央処理装置CPUなどを含む負荷回路99が、低消費電力状態から通常動作状態へ遷移する場合、状態遷移に先行してシステムコントローラSYSCは、制御信号vbiasを「H」レベルに設定し、バイアス電流制御回路41へのバイアス制御信号Icontを「H」レベルに活性化する。
図5は、データ処理システムの動作タイミングを表わす図である。
図6は、データ処理システムが、低消費電力状態から通常動作状態へ遷移する際の動作を説明するための図である。
図7は、データ処理システムが、通常動作状態から低消費電力状態へ遷移する際の動作を説明するための図である。
図8は、第2の実施形態の降圧電源回路を表わす図である。
第1降圧部60は、図3の降圧部50とほぼ同様の構成を有する。第1降圧部60が、図3の降圧部50と相違する点は、以下である。
第2降圧部61は、外部電源電圧ノードVccと降圧電源回路の出力ノードN4との間に設けられるサイズの小さな出力MOSトランジスタTR25を備える。出力MOSトランジスタTR25は、PチャネルMOSトランジスタで構成される。差動オペアンプ54の出力ノードは、出力MOSトランジスタTR25のゲートに接続される。差動オペアンプ54は、基準電圧Vrefと降圧電圧Vddの電位差に応じた電圧を出力MOSトランジスタTR25のゲートに印加する。
図10は、第3の実施形態の降圧電源回路を表わす図である。
出力ノードN4の電圧が高いときには、NチャネルDMOSトランジスタTR31はオン抵抗が小さくなり、バイアス電流制御回路42に流れるバイアス電流Ibが増加する。一方、出力ノードN4の電圧が低いときには、NチャネルDMOSトランジスタTR31のオン抵抗は大きくなり、バイアス電流制御回路42に流れるバイアス電流Ibは減少する。
(変形例)
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例の含む。
本発明の実施形態では、データ処理装置内の中央処理装置などの機能ブロックにおいて動作に必要な電流量の比較的大きな変化を伴う動作状態の変化として、通常動作状態から低消費電力状態への遷移、および低消費電力状態から通常動作状態への遷移について説明した。そして、通常動作状態では、中央処理装置CPUに高速クロック発振器HOCOが供給され、低消費電力状態では、中央処理装置CPUにクロックが供給されないものとしたが、これに限定するものではない。
Claims (8)
- データ処理装置(2)であって、
中央処理装置(CPU)を含み、かつ供給される電力で動作する負荷回路(99)と、
外部電源電圧を降圧し、出力ノード(N4)が前記負荷回路に接続される降圧電源回路(52,62,72)とを備え、
前記降圧電源回路(52,62,72)は、
前記外部電源電圧を降圧する第1の降圧部(50,60)と、
前記出力ノード(N4)からグランド(GND)までの補助経路(RT)を流れるバイアス電流の大きさを制御するバイアス電流制御回路(41,42)とを含み、前記データ処理装置(2)は、さらに、
前記負荷回路(99)において消費する電流量が相対的に大きく変化する動作状態の変化に先行して、前記バイアス電流の大きさを増加させる制御部(SYSC)と備えた、データ処理装置。 - 前記第1の降圧部(50,60)は、
基準電圧と、前記出力ノード(N4)との電位差を増幅する差動オペアンプ(51)と、
前記出力ノード(N4)と外部電源ノード(Vcc)との間に設けられ、ゲートが前記差動オペアンプ(51)の出力に接続される出力トランジスタ(TR40)とを備えた、請求の範囲第1項記載のデータ処理装置。 - 前記制御部(SYSC)は、前記負荷回路(99)が相対的に低消費電力状態から相対的に高消費電力状態へ遷移する際に、前記遷移に先行して、前記バイアス電流の大きさを増加させる、請求の範囲第2項記載のデータ処理装置。
- 前記制御部(SYSC)は、前記遷移後所定の時間が経過してから、前記バイアス電流の大きさを減少させる、請求の範囲第3項記載のデータ処理装置。
- 前記制御部(SYSC)は、前記負荷回路(99)が相対的に高消費電力状態から相対的に低消費電力状態へ遷移する際に、前記遷移に先行して、前記バイアス電流の大きさを増加させる、請求の範囲第2項記載のデータ処理装置。
- 前記制御部(SYSC)は、前記遷移後所定の時間が経過してから、前記バイアス電流の大きさを減少させる、請求の範囲第5項記載のデータ処理装置。
- 前記負荷回路(90)において消費する電流量が相対的に大きく変化する動作状態の変化は、相対的に高消費電力状態から相対的に低消費電力状態への遷移、または相対的に低消費電力状態から相対的に高消費電力状態への遷移であり、
前記負荷回路(99)は、前記相対的に低消費電力状態でも動作する構成要素を含み、
前記降圧電源回路(62,72)は、さらに
外部電源電圧を降圧する第2の降圧部(61)を備え、
前記第1の降圧部(60)は、前記相対的に高消費電力状態においてのみ動作し、
前記第2の降圧部(61)は、前記相対的に高消費電力状態および前記相対的に低消費電力状態において動作する、請求の範囲第1項に記載のデータ処理装置。 - データ処理システム(1)であって、
プリント配線基板(18)と、
前記プリント配線基板(18)に搭載されたデータ処理装置(2)とを備え、
前記データ処理装置(2)は、
中央処理装置(CPU)を含み、供給される電力で動作する負荷回路(99)と、
外部電源電圧を降圧し、出力ノード(N4)が前記負荷回路に接続される降圧電源回路(52,62,72)とを備え、
前記降圧電源回路(52,62,72)は、
前記外部電源電圧を降圧する第1の降圧部(50,60)と、
前記出力ノード(N4)からグランド(GND)までの補助経路(RT)を流れるバイアス電流の大きさを制御するバイアス電流制御回路(41,42)とを備え、前記データ処理装置(2)は、さらに、
前記負荷回路(99)において消費する電流量が相対的に大きく変化する動作状態の変化に先行して、前記バイアス電流の大きさを増加させる制御部(SYSC)と備えた、データ処理システム。
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