JP5509123B2 - 半導体装置及びデータ取込方法 - Google Patents
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Description
スイッチング回路が搭載された半導体装置に対し、デジタル信号が入力された場合、当該デジタル信号はラッチ回路などの信号保持回路に取り込まれる。その際、取込タイミングが上記電源ノイズの発生タイミングと偶然一致してしまうと、誤った信号が取り込まれ(取込エラー)、誤動作が生じることを見出した。
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、
デジタル信号を取り込むデジタル信号保持回路と、を備え、
前記デジタル信号保持回路は、
前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
自身の動作状況に応じたデジタル信号を生成するマイコンと、
前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するDCDCコンバータと、を備え、
前記DCDCコンバータは、
前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、
前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
図1、2を参照して本発明の第1の実施の形態に係る半導体装置について説明する。図1は、実施の形態1に係る半導体装置が搭載された回路基板のブロック図である。
PWM信号生成回路113は、DAC112から出力されたアナログ信号と、フィードバック端子TFを介して出力側からフィードバックされる電源電圧VDD2とに基づいて、出力するスイッチングパルス信号(PWM信号)SPのデューティ比を制御する。
クロック生成回路135は、例えばPLL(Phase-locked loop)回路などであって、水晶発振器が発振する基準クロックを逓倍した所定周波数の動作クロックを生成する。生成された動作クロックは、各機能ブロックに分配される。
割込コントローラ137は、ローカルバスLB2を介して、I/Oポート136に接続されている。そのため、リアルタイム性の高い周辺機器からの割込処理要求もスムーズにCPUコア131へ転送することができる。割込コントローラ137は、周辺機器毎に設定されている優先度に基づいて、周辺機器からの割込処理要求を適切な順序で、CPUコア131に転送する。
ディスプレイコントローラ139は、ローカルバスLB3を介してGPUコア138と接続されている。ディスプレイコントローラ139は、GPUコア138から受け取った画像データをディスプレイに出力する。
NORゲートNO2の一方の入力には、書込イネーブル信号WENが入力される。NORゲートNO2の他方の入力には、書込イネーブル信号WENが遅延回路D0により遅延された信号Cが入力される。
NORゲートNO4の一方の入力には、ANDゲートAN1から出力された信号Eが入力される。NORゲートNO4の他方の入力には、NORゲートNO3から出力された信号が入力される。
ここで、NORゲートNO3、NO4はRSラッチ回路を構成している。
NORゲートNO4から出力された信号GはインバータI1に入力される。インバータI1は、信号Gの反転信号である書込パルス信号WPを出力する。
2段目には、デジタル制御信号Dctrが示されている。図6では、図面左側ではH、図面右側ではLである場合を示している。図6に示すように、デジタル制御信号Dctrには、スイッチングパルス信号SPの遷移毎に電源ノイズが発生している。
5段目には、図4においてXORゲートX2から出力された信号B(マスク信号)が示されている。信号BのH期間は遅延回路D1による遅延量D1に一致する。この信号BのH期間が電源ノイズ発生期間であり、一方、の信号BのL期間が電源ノイズ非発生期間である。ここで、遅延回路D1による遅延量D1は、一定周期であるスイッチングパルス信号SPの1/2未満さらには1/4未満とすることがスループットの観点から好ましい。
6段目には、書込イネーブル信号WENが遅延回路D0により遅延された信号Cが示されている。
8段目には、図4において信号Cと信号Dとを入力とするANDゲートAN1から出力された信号Eが示されている。
9段目には、図4において書込イネーブル信号WENと信号Cとを入力とするNORゲートNO2から出力された信号Fが示されている。
11段目には、図4における信号Gの反転信号である書込パルス信号WPが示されている。
12段目には、図4におけるフリップフロップFFbの非反転出力Q_FFbが示されている。書込パルス信号WPの立ち上がりタイミングにおいて、デジタル制御信号Dctrの値Lを取り込む。ここで、書込パルス信号WPの立ち上がりタイミングは、電源ノイズ非発生期間であるため、取込エラーが生じない。
14段目には、分かり易いように9段目に示した信号Fがもう一度示されている。
15段目には、図5においてNORゲートNO3から出力される信号と信号E'とを入力とするNORゲートNO4から出力された信号G'が示されている。
17段目つまり最下段には、図5におけるフリップフロップFFbの非反転出力Q'_FFbが示されている。書込パルス信号WP'の立ち上がりタイミングにおいて、デジタル制御信号Dctrの値Lを取り込む。ここで、書込パルス信号WP'の立ち上がりタイミングは、電源ノイズ発生期間であるため、取込エラーが生じている。つまり、デジタル制御信号Dctrの値として誤った値Hを取り込んでしまっており、フリップフロップFFbの非反転出力Q'_FFbに遷移が生じていない。
次に、図9を用いて、実施の形態2に係る半導体装置について説明する。図9は、実施の形態2の実施例に係るデジタル制御信号保持回路211の回路図である。図9は、デジタル制御信号Dctrのビット数がnの場合である。デジタル制御信号Dctrは、n個の信号IN1〜INnから構成されている。
図9に示すように、書込制御信号生成回路115は、n個のフリップフロップFF1a〜FFna、n個のXORゲートX11〜X1n、k個のNOゲートNO11〜NO1k、1個のNANDゲートNA1を備えている。
XORゲートX11〜X1nの一方の入力には、デジタル制御信号Dctrを構成する信号IN1〜INnがそれぞれ入力される。XORゲートX11〜X1nの他方の入力には、フリップフロップFF1a〜FFnaの非反転出力信号がそれぞれ入力される。
次に、図13を用いて、実施の形態3に係る半導体装置について説明する。図13は、実施の形態3に係るマスク信号生成回路314の回路図である。マスク信号生成回路314の遅延回路D1は、遅延回路D1_1〜D1_m、セレクタSELを備えている。遅延回路D1_1〜D1_mは直列接続されており、遅延回路D1_1〜D1_mのそれぞれの出力がセレクタSELのm個の入力に接続されている。セレクタSELに入力される遅延制御信号Cdlyにより、m段階で遅延量を変化させることができる。その他の構成は、マスク信号生成回路114と同様であるため、説明を省略する。
次に、図14を用いて、実施の形態4に係る半導体装置について説明する。図14は、実施の形態4に係るマスク信号生成回路414の回路図である。マスク信号生成回路414は、入力部にANDゲートAN3を備えている。ANDゲートAN3には、スイッチングパルス信号SPとイネーブル信号ENが入力される。
次に、図15、16を用いて、実施の形態5に係る半導体装置について説明する。図15は、実施の形態5に係る半導体装置が搭載された回路基板のブロック図である。図15に示すように、回路基板50には、本発明の第5の実施の形態に係る半導体装置である音声処理IC500、MCU530、コイルL、容量C、スピーカ51を備えている。ここで、音声処理IC500は、デューティ制御回路510、スイッチング回路520を備えている。
MCU530は、デジタル音声信号Dpcmを生成し、音声処理IC500に対して出力する。
また、スイッチング回路520Lは、駆動回路521L、PMOSトランジスタP2、NMOSトランジスタN2を備えている。同様に、スイッチング回路520Rは、駆動回路521R、PMOSトランジスタP3、NMOSトランジスタN3を備えている。
次に、図17を用いて、実施の形態6に係る半導体装置について説明する。図17は、実施の形態6に係るマスク信号生成回路614の回路図である。マスク信号生成回路614は、スイッチング回路がj個ある場合に対応するものである。そのため、j個のスイッチングパルス信号SP1〜SPjが生成されている。マスク信号生成回路614は、j個の遅延回路D11〜D1j、j個のXORゲートX21〜X2j、1個のORゲートOR1、1個のANDゲートAN2を備えている。
51、51L、51L スピーカ
100 パワーマネジメントIC
110、510、510L、510R デューティ制御回路
111、211 デジタル制御信号保持回路
112 DAC
113 PWM信号生成回路
114、114a、314、414、614 マスク信号生成回路
115 書込制御信号生成回路
120、520、520L、520R スイッチング回路
121、521L、521R 駆動回路
130 MCU
131 CPUコア
132 キャッシュメモリ
133 メモリコントローラ
134 タイマ
135 クロック生成回路
136 I/Oポート
137 割込コントローラ
138 GPUコア
139 ディスプレイコントローラ
500 音声処理IC
511、511L、511R デジタル音声信号保持回路
513L、513R PWM信号生成回路
AN1−AN3 ANDゲート
C、C1、C2 容量
D0−D2、D1_1−D1_m、D11−D1j 遅延回路
FFb、FF1a-FFna、FF1b-FFnb フリップフロップ
I1 インバータ
L、L1、L2 コイル
LB1−LB3 ローカルバス
MB メインバス
N1−N3 NMOSトランジスタ
NA1 NANDゲート
NO11−NO1k、NO2−NO4 NORゲート
OR1 ORゲート
P1−P3 PMOSトランジスタ
SEL セレクタ
TF フィードバック端子
TG グランド端子
TI、TIL、TIR 入力端子
TO、TOL、TOR 出力端子
TP 電源端子
X11−X1n、X2、X21〜X2j XORゲート
Claims (20)
- パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、
デジタル信号を取り込むデジタル信号保持回路と、を備え、
前記デジタル信号保持回路は、
前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。 - 前記マスク信号生成回路は、
前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項1に記載の半導体装置。 - 前記マスク信号生成回路は、
前記パルス制御信号と、前記遅延信号と、を入力とするXORゲートを含むことを特徴とする請求項2に記載の半導体装置。 - 前記デジタル信号保持回路により取り込まれた前記デジタル信号から前記パルス制御信号を生成するパルス制御信号生成回路を更に備えることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項2又は3に記載の半導体装置。
- 前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記パルス制御信号がPWM信号であることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- DCDCコンバータであることを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。
- D級アンプであることを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。
- 自身の動作状況に応じたデジタル信号を生成するマイコンと、
前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するDCDCコンバータと、を備え、
前記DCDCコンバータは、
前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。 - 前記DCDCコンバータは、
前記電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含むことを特徴とする請求項10に記載の半導体装置。 - 前記マスク信号生成回路は、
前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項11に記載の半導体装置。 - 前記マスク信号生成回路は、
前記パルス制御信号と、前記遅延信号と、を入力とするXORゲートを含むことを特徴とする請求項12に記載の半導体装置。 - 前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項12又は13に記載の半導体装置。
- 前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項11〜14のいずれか一項に記載の半導体装置。
- 前記パルス制御信号がPWM信号であることを特徴とする請求項10〜15のいずれか一項に記載の半導体装置。
- パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、
前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むデータ取込方法。 - 前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項17に記載のデータ取込方法。
- 取り込んだ前記デジタル信号から前記パルス制御信号を生成することを特徴とする請求項17又は18に記載のデータ取込方法。
- 前記パルス制御信号がPWM信号であることを特徴とする請求項17〜19のいずれか一項に記載のデータ取込方法。
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