JP6503964B2 - スイッチング電源の制御装置 - Google Patents

Description

本技術は、スイッチング電源の制御装置に関する。

スイッチング電源を制御する制御ＩＣ（Integrated Circuit）には、スイッチング電源の動作を安定して制御するためのブラウンイン／アウトの検出機能が備えられている。
ブラウンアウト（brown out）とは、スイッチング電源への入力電圧が落ち込んで、スイッチング電源の動作が正常維持できなくなる状態のことをいう。ブラウンアウトが生じると、スイッチング動作が停止し、負荷を正常に駆動できなくなる。このため、制御ＩＣにおいて、機能停止に至る前にブラウンアウトが検出される。

また、ブラウンイン（brown in）とは、入力電圧が低い電圧の状態から所定電圧まで上昇する状態のことをいう（ブラウンアウト解除）。この場合、入力電圧が十分な電圧に達していないうちに、スイッチング動作を復帰させてしまうブラウンイン誤動作が生じると、スイッチング動作が不安点になってしまう。

このため、制御ＩＣでは、入力電圧が低い電圧の状態から所定電圧（ブラウンイン電圧）に達したことを精度よく検出することが重要となる。
従来のスイッチング動作の安定化技術としては、例えば、スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号をパルス制御信号から生成して、スイッチング誤動作を抑制する技術が提案されている（特許文献１）。

特開２０１２−１８２６２２号公報

ブラウンインおよびブラウンアウトを検出するための抵抗であるブラウンイン／アウト検出抵抗は、入力電圧が印加される端子に常時接続されていることにより、電力損失が発生するので、その部分での電力損失を低減するために、ブラウンイン／アウト検出抵抗は高抵抗化されている。

また、制御ＩＣのチップサイズは、省スペース化されているために、ブラウンイン／アウト検出抵抗と、ブラウンイン／アウト検出抵抗周辺の回路素子とが近傍に設置された構造になっている。

このような制御ＩＣの構造により、ブラウンイン／アウト検出抵抗と、ブラウンイン／アウト検出抵抗周辺の回路素子との間に容量性の結合が生じ、この浮遊容量の影響によって、ブラウンイン／アウト検出抵抗から得られる検出電圧は、変動を受けやすくなっている。

このため、従来では、ブラウンイン電圧を高精度に検出することができず、ブラウンイン誤動作を確実に防止することが困難であった。
本発明はこのような点に鑑みてなされたものであり、ブラウンイン電圧を高精度に検出して、ブラウンイン誤動作を防止したスイッチング電源の制御装置を提供することを目的とする。

上記課題を解決するために、スイッチング電源の制御装置が提供される。制御装置は、分圧回路、検出回路、ブラウンインタイマ、ラッチ回路および論理素子を備える。分圧回路は、入力電圧が一端に印加する第１の抵抗と、第１の抵抗の他端に一端が接続する第２の抵抗とによって、入力電圧を分圧して分圧電圧を生成する。検出回路は、分圧電圧と、分圧電圧がブラウンイン電圧に達しているか否かを判別するためのブラウンイン検出閾値とを比較し、分圧電圧がブラウンイン検出閾値以上の期間では、高電位レベルの第１の検出信号を出力し、分圧電圧がブラウンイン検出閾値未満の期間では、低電位レベルを出力する。ブラウンインタイマは、第１の検出信号を受信した後第１の所定時間経過後、第２の検出信号を出力する。ラッチ回路は、検出回路からの出力を、第２の検出信号でラッチする。論理素子は、少なくとも、ラッチ回路の出力と、スイッチング電源のスイッチング素子を制御するためのパルス幅変調信号との論理積演算を行う。

ブラウンイン電圧を高精度に検出して、ブラウンイン誤動作を防止することが可能になる。

（ａ）スイッチング電源の制御装置の構成例を示す図である。（ｂ）ブラウンイン電圧の誤検出回避の動作を示す図である。 入力電圧の分圧点で電圧変動が生じる要因を説明するための図である。 制御ＩＣの実装構造を示す図である。 ブラウンイン電圧を正常に検出する場合の動作を示す図である。 ブラウンイン誤動作が生じた場合の波形を示す図である。 スイッチング電源の構成例を示す図である。 スイッチング電源の制御装置の構成例を示す図である。 ブラウンイン誤動作の防止を図った制御装置の動作波形を示す図である。 オーバーシュートの観測波形を示す図である。 ブラウンインタイマに設定される第１の所定時間を示す図である。

以下、実施の形態について図面を参照して説明する。図１（ａ）はスイッチング電源の制御装置の構成例を示す図である。制御装置１は、分圧回路１ａ、検出回路１ｂ、ブラウンインタイマ１ｃ、ラッチ回路１ｄおよび論理素子１ｅを備える。

分圧回路１ａは、入力電圧Ｖｉｎが一端に印加する抵抗Ｒ１（第１の抵抗）と、抵抗Ｒ１の他端に一端が接続する抵抗Ｒ２（第２の抵抗）とで入力電圧Ｖｉｎを分圧して、分圧点Ｐ１において分圧電圧Ｖｄを生成する。

検出回路１ｂは、分圧電圧Ｖｄと、分圧電圧Ｖｄがブラウンイン電圧に達しているか否かを判別するためのブラウンイン検出閾値Ｂｉｎｔｈとを比較する。
そして、分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈ以上の期間では、高電位レベル（Ｈレベル）の検出信号ｓ１（第１の検出信号）を出力する。また、分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈ未満の期間では、低電位レベル（Ｌレベル）を出力する。

ブラウンインタイマ１ｃは、検出信号ｓ１をトリガー信号としてタイマー動作を開始し、第１の所定時間経過後に、検出信号ｓ２（第２の検出信号）を出力する。ラッチ回路１ｄは、検出回路１ｂからの出力を、検出信号ｓ２でラッチする。

論理素子１ｅは、少なくとも、ラッチ回路１ｄの出力と、スイッチング電源のスイッチング素子を制御するためのパルス幅変調信号（ＰＷＭ（Pulse Width Modulation）信号）との論理積演算を行う。なお、論理素子１ｅを３入力以上にして、ラッチ回路１ｄの出力と、ＰＷＭ信号と、その他の条件信号との論理積演算を行ってもよい。

図１（ｂ）はブラウンイン電圧の誤検出回避の動作を示す図である。縦軸は電圧、横軸は時間である。波形ｇ１は、分圧電圧Ｖｄである。また、分圧点Ｐ１の電圧変動期間において、分圧電圧Ｖｄに対してオーバーシュートｏｓが発生している状態を示している。

オーバーシュートｏｓは、ブラウンイン検出閾値Ｂｉｎｔｈを超えているので、波形ｇ２に示すように、検出回路１ｂは、検出信号ｓ１を出力する。
検出信号ｓ１は、波形ｇ３に示すように、ブラウンインタイマ１ｃによって第１の所定時間ｔｄ経過した後、ブラウンインタイマ１ｃは、検出信号ｓ２を出力する。

ここで、検出信号ｓ１は、分圧点Ｐ１の電圧変動期間で発生したオーバーシュートｏｓを検出したものであり、分圧電圧Ｖｄがブラウンイン電圧に達したことを検出したものではない。

したがって、本発明の制御装置１では、検出信号ｓ１から第１の所定時間を経過した後の検出信号ｓ２で、検出回路１ｂの出力をラッチすることで、電圧変動期間におけるブラウンイン電圧誤検出を回避している。これにより、ブラウンイン電圧を高精度に検出して、ブラウンイン誤動作を防止することが可能になる。

次に本発明の技術の詳細を説明する前に、解決すべき課題について説明する。図２は入力電圧の分圧点で電圧変動が生じる要因を説明するための図である。制御ＩＣ１００は、電源部３のスイッチング制御を行う。

制御ＩＣ１００内部には、抵抗Ｒ１、Ｒ２、起動回路１１および出力制御部１０１が配置されている。また、入力端子ＶＨの外側には、ダイオードＤ０と抵抗Ｒ０が配置されている。

ダイオードＤ０のアノードには、入力電圧Ｖｉｎとして、半波整流されたＡＣ（Alternate Current）電圧が印加する（全波整流されたＡＣ電圧でも直流ＤＣ電圧であってもよい）。

ダイオードＤ０のカソードは、抵抗Ｒ０の一端に接続し、抵抗Ｒ０の他端は、制御ＩＣ１００の端子ＶＨに接続している。なお、抵抗Ｒ０は、電流制限抵抗であり、制御ＩＣ１００に入力する電流を制限するために設けられている。

また、端子ＶＨは、起動回路１１の入力端と、抵抗Ｒ１の一端とに接続し、抵抗Ｒ１の他端は、抵抗Ｒ２の一端と、出力制御部１０１の入力端とに接続し、抵抗Ｒ２の他端はＧＮＤに接続する。

起動回路１１の出力端は、端子ＶＣＣを介して、電源コンデンサＣ０の一端および電源部３に接続し、電源コンデンサＣ０の他端は、ＧＮＤに接続する。端子ＯＵＴは、電源部３に接続する。

なお、抵抗Ｒ１、Ｒ２により分圧された、分圧点Ｐ１における分圧電圧Ｖｄは、出力制御部１０１に入力される。出力制御部１０１では、ブラウンイン／アウト検出処理や、ＰＷＭ制御などが行われる。また、生成されたＰＷＭ号は、端子ＯＵＴから出力され、電源部３内のスイッチング素子（ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））に入力される。

ここで、抵抗Ｒ１は、ブラウンイン／アウトを検出するためのブラウンイン／アウト検出抵抗に該当する。ブラウンイン／アウト検出抵抗Ｒ１は、入力電圧Ｖｉｎが印加する端子ＶＨに常時接続されているために電力損失が発生する。

これにより、その部分での電力損失を低減するために例えば、抵抗Ｒ１には、１２０ＭΩといった高い値が設定されている（なお、ＧＮＤ側に接続される抵抗Ｒ２は、例えば、１ＭΩである）。

また、ブラウンイン／アウト検出抵抗Ｒ１は、制御ＩＣ１００のチップサイズの省スペース化のため、起動回路１１内の起動スイッチ１１ａの近傍に配置された構造になっている（起動スイッチ１１ａの動作の詳細は後述する）。

図３は制御ＩＣの実装構造を示す図である。ブラウンイン／アウト検出抵抗Ｒ１と起動スイッチ１１ａとの位置関係を示している。制御ＩＣ１００の基板１１０上に起動スイッチ１１ａが設けられ、起動スイッチ１１ａの上に、円状の領域に周回してコイル状に形成された抵抗体であるブラウンイン／アウト検出抵抗Ｒ１が設けられている。

このように、ブラウンイン／アウト検出抵抗Ｒ１と、起動回路１１内の起動スイッチ１１ａとは、互いに近接した位置に配置された構造になっている。
このような制御ＩＣ１００の構造により、ブラウンイン／アウト検出抵抗Ｒ１と、起動スイッチ１１ａとの間に容量性の結合が生じ、図２に示すような浮遊容量（寄生容量）Ｃｆが形成されてしまう。すると、浮遊容量Ｃｆの影響によって、ブラウンイン／アウト検出抵抗Ｒ１と、抵抗Ｒ２との分圧点Ｐ１における分圧電圧Ｖｄは、電圧変動を受けやすくなる。

特に、入力電圧Ｖｉｎの印加時に、分圧電圧Ｖｄにおいてオーバーシュートが生じると、本来は、ブラウンインとはみなさない電圧であるのに、オーバーシュートによる電圧値によって、ブラウンイン電圧として誤って検出してしまうおそれがあった。

次にブラウンイン電圧を正常に検出する場合の動作について説明する。図４はブラウンイン電圧を正常に検出する場合の動作を示す図である。縦軸は電圧、横軸は時間ｔである。波形ｇ１１は、端子ＶＨに印加される入力電圧Ｖｉｎを抵抗Ｒ１、Ｒ２で抵抗分圧した分圧点Ｐ１における分圧電圧Ｖｄの変化を示している。波形ｇ１２は、制御ＩＣ１００の端子ＯＵＴから出力されるＰＷＭ信号ｓ０を示している。

〔ｔ０≦ｔ＜ｔｒ〕分圧電圧Ｖｄは、ブラウンイン検出閾値Ｂｉｎｔｈを下回っている。この場合、端子ＯＵＴからはＰＷＭ信号ｓ０は出力されない（Ｌレベル出力）。
〔ｔｒ≦ｔ〕分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈ以上になる。この場合、端子ＯＵＴからはＰＷＭ信号ｓ０が出力され、電源部３のスイッチング素子に送信される。ＰＷＭ信号ｓ０は、スイッチング素子（パワーＭＯＳＦＥＴ）のゲート信号になり、ＰＷＭ信号ｓ０のパルス幅によってスイッチング制御が行われる。

次にブラウンイン電圧が誤検出され、ブラウンイン誤動作が生じた場合について説明する。図５はブラウンイン誤動作が生じた場合の波形を示す図である。縦軸は電圧、横軸は時間である。

波形ｇ２１は、分圧電圧Ｖｄを示し、波形ｇ２２は、検出信号ｓ１を示す。波形ｇ２３は、検出信号ｓ１のラッチ出力であるラッチ信号ｓ１ａを示す。
波形ｇ２４は、制御ＩＣ１００の端子ＯＵＴから出力されるＰＷＭ信号ｓ０を示す。波形ｇ２５は、制御ＩＣ１００内の内部クロックであるクロック信号ｃｋを示す。

ここで、分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈ以上になると、検出信号ｓ１が出力される。また、分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈ未満の場合、検出信号ｓ１は出力されることはない。

しかし、上述したように、抵抗Ｒ１と、起動スイッチ１１ａとの間に形成される浮遊容量Ｃｆの影響によって、分圧電圧Ｖｄが変動を受け、図５では、オーバーシュートｏｓが発生した状態になっている。

このオーバーシュートｏｓがブラウンイン検出閾値Ｂｉｎｔｈを超えてしまうことにより、ブラウンイン電圧に達したものと誤検出される。この場合、出力された検出信号ｓ１がラッチされて、Ｈレベルのラッチ信号ｓ１ａが出力される。

ラッチ信号ｓ１ａは、ＰＷＭ出力のイネーブルになるので、波形ｇ２４に示すように、クロック信号ｃｋにもとづくＰＷＭ信号ｓ０が、端子ＯＵＴから出力されることになる。なお、図５では、クロック信号ｃｋとＰＷＭ信号ｓ０とのデューティ比が、共に５０％の例を示している。

上記のように、本来は、分圧電圧Ｖｄは、ブラウンイン検出閾値Ｂｉｎｔｈを下回るため、ブラウンインできない電圧であるにもかかわらず、分圧電圧Ｖｄに発生したオーバーシュートｏｓが、ブラウンイン検出閾値Ｂｉｎｔｈよりも大きくなる場合がある。

すると、検出信号ｓ１のパルスが立ち上がるが（Ｌ→Ｈレベルに変化）、従来では、このパルスにもとづき、ブラウンイン電圧に達したものと判断してしまったためにブラウンイン誤動作が生じていた。

すなわち、分圧電圧Ｖｄが十分な電圧に達していないうちに、ＰＷＭ信号が電源部３のスイッチング素子に送信されてしまうブラウンイン誤動作が生じることになる。
なお、制御ＩＣ１００の電力損失低減のため、ブラウンイン／アウト検出抵抗Ｒ１には、１２０ＭΩのような高抵抗を用いる必要があることから、このような誤動作がより生じやすくなっていた。

本技術はこのような点に鑑みてなされたものであり、ブラウンイン／アウト検出抵抗と、その周辺回路との間に浮遊容量が発生して、ブラウンインの検出電圧が変動した場合であっても、ブラウンイン誤動作を確実に防止したスイッチング電源の制御装置を提供するものである。

次に本発明の技術であるスイッチング電源の制御装置の構成および動作について説明する。最初にスイッチング電源の全体構成の概略について説明する。
図６はスイッチング電源の構成例を示す図である。スイッチング電源３０は、例えば、フライバック方式の電源であり、ブリッジ回路３１、コンデンサＣ０〜Ｃ２、抵抗Ｒ０、Ｒｄ、ダイオードＤ０、Ｄ１、Ｄｓ、トランス３２、スイッチング素子Ｍ１、ＤＣ（Direct Current）電圧出力端子３３および制御装置１０を備える。

スイッチング素子Ｍ１には、例えば、ＮＭＯＳ（N channel Metal Oxide Semiconductor Field Effect Transistor）トランジスタが使用される。また、トランス３２は、１次巻線Ｌ１、２次巻線Ｌ２を含み、さらに補助巻線Ｌａｕｘを有している。なお、制御装置１０は、図１の制御装置１の機能を実現する。

回路素子の接続関係を記すと、ブリッジ回路３１の一方の入力端子は、ＡＣ電圧源ａ１に接続し、他方の入力端子は、ＡＣ電圧源ａ１とダイオードＤ０のアノードに接続する。
ブリッジ回路３１の正極側出力端子は、コンデンサＣ１の一端およびトランス３２の１次巻線Ｌ１の一端に接続する。ブリッジ回路３１の負極側出力端子は、コンデンサＣ１の他端とＧＮＤと接続する。ダイオードＤ０のカソードは、抵抗Ｒ０の一端に接続し、抵抗Ｒ０の他端は、制御装置１０の端子ＶＨに接続する。

ＮＭＯＳトランジスタＭ１のドレインは、１次巻線Ｌ１の他端に接続し、ＮＭＯＳトランジスタＭ１のゲートは、制御装置１０の端子ＯＵＴに接続し、ＮＭＯＳトランジスタＭ１のソースは、ＧＮＤに接続する。

補助巻線Ｌａｕｘの一端は、ダイオードＤ１のアノードに接続し、補助巻線Ｌａｕｘの他端は、ＧＮＤに接続する。ダイオードＤ１のカソードは、制御装置１０の端子ＶＣＣと、電源コンデンサＣ０の一端に接続し、電源コンデンサＣ０の他端はＧＮＤに接続する。

２次巻線Ｌ２の一端は、ダイオードＤｓのアノードに接続し、ダイオードＤｓのカソードは、コンデンサＣ２の一端、抵抗Ｒｄの一端およびＤＣ電圧出力端子３３の一方の端子に接続する。

２次巻線Ｌ２の他端は、コンデンサＣ２の他端、抵抗Ｒｄの他端およびＤＣ電圧出力端子３３の他方の端子およびＧＮＤに接続する。なお、ＤＣ電圧出力端子３３の２つの端子には、接地された負荷５が接続される。

ここで、ブリッジ回路３１は、ＡＣ電圧源ａ１から入力されたＡＣ電圧を整流する。コンデンサＣ１は、整流電圧を平滑化して直流電圧に変換し、１次巻線Ｌ１に電圧Ｖ１が生じる。

２次側に配置されたダイオードＤｓは、２次巻線Ｌ２で発生した電圧Ｖ２を整流する。コンデンサＣ２は、整流電圧を平滑化し、平滑化後の電圧は、負荷５に供給される。制限抵抗Ｒｄは、負荷５に流れる電流制限を行う。

また、１次巻線Ｌ１に発生する電圧Ｖ１と、２次巻線Ｌ２に発生する電圧Ｖ２とは逆極性であり、補助巻線Ｌａｕｘに発生する電圧Ｖａｕｘと、２次巻線Ｌ２に発生する電圧Ｖ２とは同極性になっている。

ここで、スイッチング電源３０では、２次巻線Ｌ２と同じ方向に巻かれ、１次側のＧＮＤに接地した補助巻線Ｌａｕｘを有しており、補助巻線Ｌａｕｘの両端電圧（またはその分圧電圧）が、定常状態において、制御装置１０の端子ＶＣＣに送られる。

制御装置１０は、端子ＩＳに入力されるＮＭＯＳトランジスタＭ１をドライブするための電流情報と、端子ＦＢに入力される２次側の出力電圧情報とにもとづいて、ＰＷＭ信号を生成し、端子ＯＵＴからＰＷＭ信号を出力する。

ＰＷＭ信号は、ゲート信号として、ＮＭＯＳトランジスタＭ１のゲートに入力され、ＮＭＯＳトランジスタＭ１は、ＰＷＭ信号にもとづいてオン、オフする。このような動作により、出力電圧を目標値に整定させるＰＷＭ制御が行われる。

次に制御装置１０の構成について説明する。図７はスイッチング電源の制御装置の構成例を示す図である。制御装置１０は、電源部３のスイッチング制御を行う装置である。
なお、図６に示すスイッチング電源３０から、制御装置１０、ダイオードＤ０、抵抗Ｒ０および電源コンデンサＣ０を除いた構成部分が電源部３に該当するものとする。

制御装置１０は、抵抗Ｒ１、Ｒ２、ダイオード（ツェナーダイオード）Ｄｚ、基準電源ＶＲ０、ＶＲ１、ＶＲ２、起動回路１１、電源電圧検出コンパレータ１２ａ、ブラウンイン／アウト検出コンパレータ１２ｂ、オン／オフ制御回路１３、切替設定回路１４、閾値切替スイッチ１４ａ、スイッチ回路１５、クロック生成回路１６、ＰＷＭ比較回路１７、ブラウンインタイマ１８−１、ブラウンアウトタイマ１８−２、ドライブ制御回路１９およびドライバ２０を備える。ドライブ制御回路１９は、ラッチ回路１９−１、１９−２および論理素子１９ａを含む。

また、制御装置１０は、端子ＶＨ、端子ＯＵＴ、端子ＩＳ、端子ＦＢおよび端子ＶＣＣを有している。端子ＶＨ、端子ＶＣＣおよび端子ＯＵＴの外部周辺の接続構成については、図２と同じなので説明は省略する。

ここで、ブラウンイン／アウト検出コンパレータ１２ｂは、図１の検出回路１ｂの機能を実現し、ブラウンインタイマ１８−１は、図１のブラウンインタイマ１ｃの機能を実現する。また、ラッチ回路１９−１は、図１のラッチ回路１ｄの機能を実現し、論理素子１９ａは、図１の論理素子１ｅの機能を実現する。

動作について説明する。制御装置１０は、定常状態では、電源部３からの送出電力を端子ＶＣＣで受けて動作する。ただし、制御装置１０の起動時は、電源部３が立ち上がっていない状態である。そのため、起動時においては、制御装置１０を動作させる電力は、端子ＶＨから入力する電力を利用する。

この場合、制御装置１０を駆動する電力は、外付けの電源コンデンサＣ０に一旦蓄えられ、電源コンデンサＣ０から端子ＶＣＣを介して制御装置１０に供給される。このように、起動回路１１は、起動時と定常状態との間で、動作電力を端子ＶＨ側から取るか、電源部３側から取るかを制御する。

電源電圧検出コンパレータ１２ａは、電源コンデンサＣ０のチャージ電圧と、基準電源ＶＲ０から出力される電源電圧検出閾値Ｖｒ０とを比較する。このとき、電源コンデンサＣ０のチャージ電圧が電源電圧検出閾値Ｖｒ０よりも低い場合には（電源部３が通常運用状態になっていない場合には）、電源電圧検出コンパレータ１２ａは、Ｈレベル（第１の信号）を出力する。

また、電源コンデンサＣ０のチャージ電圧が電源電圧検出閾値Ｖｒ０よりも高い場合には（電源部３が通常運用状態になっている場合には）、電源電圧検出コンパレータ１２ａは、Ｌレベル（第２の信号）を出力する。

オン／オフ制御回路１３は、電源電圧検出コンパレータ１２ａの出力がＨレベルの場合はＨレベルを出力し、電源電圧検出コンパレータ１２ａの出力がＬレベルの場合はＬレベルを出力する。

起動回路１１は、オン／オフ制御回路１３からＨレベルを受信した場合は、起動回路１１内の起動スイッチ１１ａをオンして、電流が端子ＶＨから電源コンデンサＣ０に流れるようにする。

また、起動回路１１がオン／オフ制御回路１３からＬレベルを受信した場合は、起動スイッチ１１ａをオフする。この場合は、電源部３が通常運用状態になっており、制御装置１０は、電源部３から電力を受けることになる。

一方、端子ＶＨを通じて入力された入力電圧Ｖｉｎは、抵抗Ｒ１、Ｒ２によって分圧されて、分圧点Ｐ１において分圧電圧Ｖｄが生成される。
なお、分圧点Ｐ１とブラウンイン／アウト検出コンパレータ１２ｂの正側入力端子とをつなぐラインにダイオードＤｚが接続されている。これは、オーバーシュートのようなサージ電圧を吸収するためのダイオードであり、分圧点Ｐ１で発生する過電圧を、ダイオードＤｚの耐圧でクランプして、過電圧による素子破壊を防止するために設けられているものである。

一方、抵抗Ｒ１の一端は、端子ＶＨと起動回路１１の入力端子に接続し、抵抗Ｒ１の他端は、抵抗Ｒ２の一端、ダイオードＤｚのカソードおよびブラウンイン／アウト検出コンパレータ１２ｂの正側入力端子に接続し、抵抗Ｒ２の他端と、ダイオードＤｚのアノードはＧＮＤに接続する。

ブラウンイン／アウト検出コンパレータ１２ｂは、正側入力端子には、分圧電圧Ｖｄが入力し、負側入力端子には、閾値切替スイッチ１４ａからの出力信号が入力する。閾値切替スイッチ１４ａは、切替設定回路１４から出力されるスイッチ切替信号にもとづいて、基準電源ＶＲ１からの入力、または基準電源ＶＲ２からの入力を切り替える。

基準電源ＶＲ１は、ブラウンイン検出閾値Ｂｉｎｔｈを出力する。ブラウンイン検出閾値Ｂｉｎｔｈは、例えば、０．９Ｖである（対応ＡＣ実効電圧は９０Ｖ）。
また、基準電源ＶＲ２は、ブラウンアウト検出閾値Ｂｏｕｔｔｈを出力する。ブラウンアウト検出閾値Ｂｏｕｔｔｈは、例えば、０．７Ｖである（対応ＡＣ実効電圧は７０Ｖ）。

切替設定回路１４は、信号Ａが入力されると、ブラウンイン検出閾値Ｂｉｎｔｈを選択するためのスイッチ切替信号を出力し、信号Ｂが入力されると、ブラウンアウト検出閾値Ｂｏｕｔｔｈを選択するためのスイッチ切替信号を出力する（トグルスイッチのように動作する）。なお、制御装置１０が初期に動作する際は、切替設定回路１４は、ブラウンイン検出閾値Ｂｉｎｔｈを選択するためのスイッチ切替信号を出力する。

ブラウンイン／アウト検出コンパレータ１２ｂは、分圧電圧Ｖｄのレベルが、負側入力端子に入力される閾値電圧以上の場合は、Ｈレベルの信号を出力する。また、分圧電圧Ｖｄのレベルが閾値電圧未満の場合は、Ｌレベルの信号を出力する。

このため、制御装置１０が初期に動作する際に、分圧点Ｐ１における分圧電圧Ｖｄが徐々に上昇し、分圧電圧Ｖｄがブラウンイン検出閾値Ｂｉｎｔｈを上回ると、ブラウンイン／アウト検出コンパレータ１２ｂは、Ｈレベル出力をすることになる。

スイッチ回路１５は、電源部３が立ち上がり、電源コンデンサＣ０が十分に充電しているとオン状態になる。すなわち、スイッチ回路１５は、オン／オフ制御回路１３からＬレベル（第２の信号）の出力を受信した場合には（起動スイッチ１１ａがオフしている状態）、スイッチオンして、ブラウンイン／アウト検出コンパレータ１２ｂから出力された信号を次段の回路へ送出する。

また、スイッチ回路１５は、オン／オフ制御回路１３からＨレベル（第１の信号）の出力を受信した場合には（起動スイッチ１１ａがオンしている状態）、スイッチオフして、ブラウンイン／アウト検出コンパレータ１２ｂから出力された信号を、次段の回路へ送出しないようにする。

なお、オン／オフ制御回路１３から出力される信号がＨレベルである場合は、起動スイッチ１１ａがオンして、端子ＶＨに印加される電力が電源コンデンサＣ０の充電に使われている状態である。

この場合は、端子ＶＨに加えられる電圧が本来検出すべき電圧よりも低下しているので、ブラウンイン状態を正確に検出できない。したがって、この状態では、スイッチ回路１５のスイッチをオフし、ブラウンイン／アウト状態の検出は行わないようにしている。

クロック生成回路１６は、制御装置１０内で使われるクロック信号ｃｋを生成する。クロック信号ｃｋは、ＰＷＭ比較回路１７、ブラウンインタイマ１８−１およびブラウンアウトタイマ１８−２などに入力される。クロック信号ｃｋの周波数は、例えば、１００ｋＨｚ、６５ｋＨｚである。

ＰＷＭ比較回路１７は、クロック信号ｃｋと、端子ＩＳから入力された信号ｄ１と、端子ＦＢから入力された信号ｄ２とにもとづいて、電源部３内のスイッチング素子Ｍ１を駆動するＰＷＭ信号を生成する。信号ｄ１は、スイッチング素子Ｍ１をドライブするための電流情報であり、信号ｄ２は、電源部３の出力電圧情報である。

なお、ＰＷＭ出力の基本周波数は、クロック信号ｃｋの周波数である。そして、このクロック周期と、信号ｄ１、ｄ２とにもとづいて、端子ＯＵＴから出力されるＰＷＭ信号のパルス幅が調整される。これにより、電源部３の出力電圧が一定に制御される。

一方、ブラウンインタイマ１８−１は、制御装置１０の起動後、スイッチ回路１５からの出力信号ｋ０をトリガにして、カウント動作を開始する。カウント動作を開始すると、設定された第１の所定時間の経過後にパルス信号ｋ１を出力する。パルス信号ｋ１は、具体的には、出力信号ｋ０が発生したタイミングから第１の所定時間経過後に改めて出力信号ｋ０を取り込むタイミング信号である。

ブラウンアウトタイマ１８−２は、スイッチ回路１５からの出力信号ｋ０をインバータＩｎｖ１で反転した信号をトリガにして、カウント動作を開始する。カウント動作を開始すると、設定された第１の所定時間の経過後にパルス信号ｋ２を出力する。パルス信号ｋ２は、具体的には、出力信号ｋ０が発生したタイミングから第２の所定時間経過後に出力信号ｋ０を取り込むタイミング信号である。

ドライブ制御回路１９は、ラッチ回路１９−１、１９−２および３入力１出力のＡＮＤ素子１９ａを含み、ラッチ回路１９−１、１９−２のイネーブル端子（Ｅ）には、スイッチ回路１５からの出力信号ｋ０が入力する。

ラッチ回路１９−１のセット端子（Ｓ）には、ブラウンインタイマ１８−１の出力であるパルス信号ｋ１が入力し、ラッチ回路１９−１のリセット端子（Ｒ）には、信号Ｂが入力する。また、ラッチ回路１９−１の出力は信号Ａになる。

ラッチ回路１９−２のセット端子（Ｓ）には、ブラウンアウトタイマ１８−２の出力であるパルス信号ｋ２が入力し、ラッチ回路１９−２のリセット端子（Ｒ）には、信号Ａが入力する。また、ラッチ回路１９−２の出力は信号Ｂになる。

ラッチ回路１９−１は、ブラウンインタイマ１８−１からパルス信号ｋ１が出力されると、スイッチ回路１５からの出力信号ｋ０をラッチして、信号Ａを出力する。このとき、信号Ａは、ラッチ回路１９−２のリセット端子（Ｒ）に入力しているので、ラッチ回路１９−２はリセットされる。

また、ラッチ回路１９−２は、ブラウンアウトタイマ１８−２からパルス信号ｋ２が出力されると、スイッチ回路１５からの出力信号ｋ０をラッチして、信号Ｂを出力する。このとき、信号Ｂは、ラッチ回路１９−１のリセット端子（Ｒ）に入力しているので、ラッチ回路１９−１はリセットされる。

ＡＮＤ素子１９ａには、信号Ａ、ＢおよびＰＷＭ比較回路１７から出力されたＰＷＭ信号が入力しており、３入力の論理積をとった結果がドライバ２０へ出力される。
ドライバ２０は、ＡＮＤ素子１９ａからの出力信号を増幅して、端子ＯＵＴからドライブ出力する。なお、端子ＯＵＴからの出力は、定常状態では、スイッチング素子Ｍ１のゲート駆動を行うＰＷＭ信号のパルスが出力される。また、端子ＶＨに入力される電圧が規定の電圧に達しない場合（ブラウンイン電圧を下回る場合）は、端子ＯＵＴの出力は、Ｌレベル状態になる。

次にブラウンイン誤動作の防止を図った制御装置１０の動作波形について説明する。図８はブラウンイン誤動作の防止を図った制御装置の動作波形を示す図である。縦軸は電圧、横軸は時間である。

波形ｇ３１は、分圧電圧Ｖｄを示し、波形ｇ３２は、検出信号ｓ１（図７の出力信号ｋ０に相当）を示す。波形ｇ３３は、検出信号ｓ１のタイミングから第１の所定時間を経過した検出信号ｓ２（図７のパルス信号ｋ１に相当）を示す。

波形ｇ３４は、検出信号ｓ２のラッチ出力であるラッチ信号ｓ２ａを示す。すなわち、ラッチ信号ｓ２ａは、ラッチ回路１９−１の出力信号に該当する。波形ｇ３５は、端子ＯＵＴからの出力信号を示す。波形ｇ３６は、クロック信号ｃｋを示す。

ここで、分圧電圧Ｖｄに発生したオーバーシュートｏｓがブラウンイン検出閾値Ｂｉｎｔｈを超えると（波形ｇ３１）、ブラウンイン／アウト検出コンパレータ１２ｂがオーバーシュートｏｓを検出して、検出信号ｓ１を出力する（波形ｇ３２）。

ブラウンインタイマ１８−１に検出信号ｓ１が入力されると、そのタイミングから第１の所定時間ｔｄを経過した後、検出信号ｓ２が出力される（波形ｇ３３）。そして、ラッチ回路１９−１では、検出信号ｓ２を用いて、スイッチ回路１５から出力された信号、すなわち、ブラウンイン／アウト検出コンパレータ１２ｂの出力をラッチする（波形ｇ３４）。

すなわち、検出信号ｓ１から第１の所定時間ｔｄ経過後のブラウンイン／アウト検出コンパレータ１２ｂの出力をラッチしており、このことは、オーバーシュートｏｓが発生するような電圧変動期間を避けて、分圧電圧Ｖ１のレベルを測定していることに相当する。

検出信号ｓ２がラッチ回路１９−１に入力するときの、ブラウンイン／アウト検出コンパレータ１２ｂの出力は、オーバーシュートｏｓの発生期間を過ぎているためにＬレベルが出力されているから、ラッチ回路１９−１のラッチ信号ｓ２ａもＬレベルになる。

また、ラッチ信号ｓ２ａがＬレベルであるから、ＡＮＤ素子１９ａの出力信号もＬレベルになり、端子ＯＵＴの出力信号もＬレベルになる（波形ｇ３５）。
このように、検出信号ｓ１から第１の所定時間ｔｄ経過後の検出信号ｓ２でブラウンイン／アウト検出コンパレータ１２ｂの出力をラッチして、ラッチ出力と、ＰＷＭ信号との論理積をとる構成にしている。

これにより、ブラウンイン検出閾値Ｂｉｎｔｈを超えるオーバーシュートｏｓが発生したような場合でも、ＰＷＭ信号が電源部３のスイッチング素子に送信されてしまうことを回避することができ、ブラウンイン誤動作の発生を防止することが可能になる。

次にブラウンイン誤動作を引き起こすオーバーシュートの観測波形について説明する。図９はオーバーシュートの観測波形を示す図である。縦軸は電圧、横軸は時間である。
電源投入時に（端子ＶＨがステップ状に立ち上がった場合に）、分圧点Ｐ１に発生する誤動作要因となるオーバーシュートの立ち上がり／立ち下がりの様子を観測したものである。なお、オーバーシュートは、立ち上がった後に、抵抗Ｒ２により立ち下がる。

図９の例では、端子ＶＨに１００Ｖを印加した場合の、分圧点Ｐ１における電圧に生じるオーバーシュートｏｓ１の測定結果を示している。ブラウンイン検出閾値Ｂｉｎｔｈを超えるオーバーシュートｏｓ１の跳ね上がり時間が３０μｓと測定されている。

次にブラウンインタイマ１８−１に設定される第１の所定時間について説明する。スイッチング電源の機種により、図９に示したようなオーバーシュートのパルス形状の様子は異なる。

したがって、本発明では、ブラウンインタイマ１８−１に設定される第１の所定時間を、起動スイッチ１１ａと抵抗Ｒ１との間の容量性結合によって生じる浮遊容量Ｃｆの容量値と、分圧抵抗のＧＮＤ側に接続される抵抗Ｒ２の抵抗値と、から算出されるＣＲ時定数にもとづいて設定している。

図１０はブラウンインタイマに設定される第１の所定時間を示す図である。テーブルＴ１は、機種毎に、ＣＲ時定数（ｍｓ）、跳ね上がり時間（μｓ）および第１の所定時間（μｓ）をまとめたものである。

「第１の所定時間」として「ＣＲ時定数」の５分の１、望ましくは７分の１以上の時間を、ブラウンインタイマ１８−１に設定することで、オーバーシュートなどが発生する電圧変動期間を効果的に避けることができる（テーブルＴ１は７分の１以上の例）。

このように、本発明では、浮遊容量Ｃｆの容量値と、抵抗Ｒ２の抵抗値とから算出されるＣＲ時定数の算出結果にもとづいて、ブラウンインタイマ１８−１に第１の所定時間を設定する。

これにより電力損失の低減をおこない、機種毎に誤動作の要因となるオーバーシュートを観測することなく、分圧点Ｐ１における正常な対象電圧を検出することができ、精度よくブラウンイン電圧の検出を行うことが可能になる。

以上の実施の形態において、ブラウンインタイマ１８−１は、スイッチ回路１５からの出力信号ｋ０をトリガにして、カウント動作を開始し、設定された第１の所定時間の経過後にパルス信号ｋ１を出力するものとして説明した。これに限らず、ブラウンインタイマ１８−１は、スイッチ回路１５からの出力信号ｋ０を第１の所定時間だけ遅延させて、パルス信号ｋ１として出力するものであってもよい。この遅延は遅延回路によるものであってよい。この構成の場合も本発明に含まれ、上述の場合と同様の効果が得られる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ 制御装置
１ａ 分圧回路
１ｂ 検出回路
１ｃ ブラウンインタイマ
１ｄ ラッチ回路
１ｅ 論理素子
Ｖｉｎ 入力電圧
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
Ｐ１ 分圧点
Ｂｉｎｔｈ ブラウンイン検出閾値
ｓ１ 第１の検出信号
ｓ２ 第２の検出信号
ｇ１〜ｇ３ 波形
ｏｓ オーバーシュート
ｔｄ 第１の所定時間

Claims (4)

1. 入力電圧が一端に印加する第１の抵抗と、前記第１の抵抗の他端に一端が接続する第２の抵抗とによって、前記入力電圧を分圧して分圧電圧を生成する分圧回路と、
   前記分圧電圧と、前記分圧電圧がブラウンイン電圧に達しているか否かを判別するためのブラウンイン検出閾値とを比較し、前記分圧電圧が前記ブラウンイン検出閾値以上の期間では、高電位レベルの第１の検出信号を出力し、前記分圧電圧が前記ブラウンイン検出閾値未満の期間では、低電位レベルを出力する検出回路と、
   前記第１の検出信号を受信後第１の所定時間を経過した後、第２の検出信号を出力するブラウンインタイマと、
   前記検出回路からの出力を、前記第２の検出信号でラッチするラッチ回路と、
   少なくとも、前記ラッチ回路の出力と、スイッチング電源のスイッチング素子を制御するためのパルス幅変調信号との論理積演算を行う論理素子と、
   を有することを特徴とするスイッチング電源の制御装置。
2. 前記制御装置は、
   前記入力電圧が印加される入力電圧端子と、
   外付けの電源コンデンサの一端が接続されており、定常状態では前記スイッチング電源から供給される電源電圧が印加される電源電圧端子と、
   前記入力電圧端子と、前記電源電圧端子との接続をオン、オフする起動スイッチと、
   前記電源コンデンサにチャージされるチャージ電圧と、閾値とを比較する電源電圧検出コンパレータと、
   前記検出回路の出力端と、前記ブラウンインタイマおよび前記ラッチ回路の入力端との接続をオン、オフするスイッチ回路と、
   をさらに有することを特徴とする請求項１記載のスイッチング電源の制御装置。
3. 前記電源電圧検出コンパレータは、前記チャージ電圧が前記閾値未満の場合は、第１の信号を出力し、前記チャージ電圧が前記閾値以上の場合は、第２の信号を出力し、
   前記起動スイッチは、前記第１の信号を受信した場合は、前記入力電圧端子と前記電源電圧端子との接続をオンして、前記入力電圧で前記電源コンデンサをチャージし、チャージされた電圧で当該制御装置を起動し、前記第２の信号を受信した場合は、前記入力電圧端子と前記電源電圧端子との接続をオフして、前記スイッチング電源から供給される前記電源電圧で当該制御装置を動作させ、
   前記スイッチ回路は、前記第１の信号を受信した場合は、前記検出回路の出力端と、前記ブラウンインタイマおよび前記ラッチ回路の入力端との接続をオフし、前記第２の信号を受信した場合は、前記検出回路の出力端と、前記ブラウンインタイマおよび前記ラッチ回路の入力端との接続をオンする、
   ことを特徴とする請求項２記載のスイッチング電源の制御装置。
4. 前記ブラウンインタイマは、前記起動スイッチと前記第１の抵抗との間の容量性結合によって生じる浮遊容量の容量値と、前記第２の抵抗の抵抗値と、から算出されるＣＲ時定数にもとづいて、前記第１の所定時間が設定されていることを特徴とする請求項２記載のスイッチング電源の制御装置。

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