JP4928200B2 - データ処理装置およびその制御方法 - Google Patents

Description

本発明は、データ処理装置およびその制御方法に関し、特に、データ保持信号に応じて処理データを保持することが可能なデータ処理手段を有するデータ処理装置、処理順序に沿って並べられた少なくとも２つのデータ処理手段を有するデータ処理装置、および該データ処理装置に適用される制御方法に関する。

上記データ処理手段は、例えば集積回路に含まれる回路である。

近年、ディジタル回路の微細加工技術が飛躍的な進歩を遂げ、大規模の集積回路をＬＳＩ（Large Scale Integration）へ集積化することが可能となった。また、動作周波数が高くなって処理パフォーマンスが向上し、さらに、動作電圧が低下して低消費電力化を実現した。

動作電圧に関しては現在、一般コンシューマ向けに使用される１００万ゲート規模相当のＬＳＩでは、３．３Ｖから１．０Ｖ程度であることが多い。なお、ＬＳＩに供給される電圧レベルが低電圧化すると、ノイズマージンが厳しくなる。ノイズマージンが厳しくなると、ＬＳＩの誤動作の可能性が高くなる。そこで、ノイズを低減させる技術が重要視されてきている。

ところで、ＬＳＩに対する供給電源としては、電圧値、システムの構成、変換効率などを考慮してＤＣ−ＤＣコンバータを使用することが多い（例えば、非特許文献１参照）。

図８は、降圧型ＤＣ−ＤＣコンバータ（以下「ＤＣ−ＤＣコンバータ」という）の基本的な構成を示す回路図である。

図中２００は、電源であるＤＣ−ＤＣコンバータである。２１０は、ＤＣ−ＤＣコンバータ２００と接続される負荷装置であり、例えば、ＬＳＩ等である。２１１は、ＤＣ−ＤＣコンバータ２００と負荷装置２１０とが、例えばプリント基板上で配線されている場合の配線負荷である。２０１はバッテリであり、ＤＣ−ＤＣコンバータ２００へ入力電圧Ｖｉｎを供給する。

２０２は、ＤＣ−ＤＣコンバータ２００の入力端子ＩＮである。２０３は、入力端子２０２に寄生する容量Ｃ１である。２０４は、入力電圧Ｖｉｎを降圧するためのスイッチングトランジスタＴｒ１である。２０５は、スイッチングトランジスタ（Ｔｒ１）２０４がＯＮ時にＯＦＦし、ＯＦＦ時にＯＮとなるスイッチの役割をするフリー・ホイール・ダイオードＤである。２０６，２０７は、スイッチングトランジスタ（Ｔｒ１）２０４、ダイオード（Ｄ）２０５によりスイッチングされた入力電圧Ｖｉｎに対するＬＰＦ（Low Pass Filter）の役割をするコイルＬおよびコンデンサＣ２である。２０９は、ＤＣ−ＤＣコンバータ２００の出力電圧Ｖｏｕｔを出力するための出力端子ＯＵＴである。２０８，２１１は、出力電圧Ｖｏｕｔの分圧抵抗Ｒ１，Ｒ２である。２１２はバッテリであり、基準電圧Ｖｒｅｆを出力する。２１３は、出力電圧Ｖｏｕｔの分圧分と、基準電圧Ｖｒｅｆとを比較するためのアナログコンパレータである。２１４は、コンパレータ２１３での比較結果を基に、パルス幅変調を行うＰＷＭ（Pulse Width Modulation）部である。

ＤＣ−ＤＣコンバータ２００は、負荷装置２１０のインピーダンスの変動による出力電圧Ｖｏｕｔの変動に対して、定電圧化する機能を備えている。すなわち、出力電圧Ｖｏｕｔの変動に基づいて、ＰＷＭ部２１４がパルス幅変調を適正に行うことで、出力電圧Ｖｏｕｔを一定電圧に保持する。

ところで、負荷装置２１０において急激な電流消費が発生して、ＤＣ−ＤＣコンバータ２００から負荷装置２１０へ突入電流が流れる場合、負荷装置２１０に供給される電圧値Ｖｏｕｔは、大きく降下（ドロップ）する。図９は、負荷装置２１０に対して流れる電流量Ｉｃｃ（Ａ）が急激に増加したときに、負荷装置２１０に印加されている電圧値Ｖｃｃ（Ｂ）（出力電圧Ｖｏｕｔに相当）に現れる時間変化を示すグラフである。

つぎに、負荷装置２１０に供給される電圧値が、突入電流に伴って急激に降下する過程について説明する。ここで、負荷装置２１０をＬＳＩとし、初め、該ＬＳＩはＯＦＦの状態にあり、ＤＣ−ＤＣコンバータ２００から該ＬＳＩに所望の一定レベルの電圧が供給されているものとする。

ＬＳＩがＯＦＦ状態であるとき、ＤＣ−ＤＣコンバータ２００からみたＬＳＩの負荷インピーダンスは、ほぼ無限大であり、ＤＣ−ＤＣコンバータ２００からＬＳＩに流れる電流値は、ほぼ０である。このとき、該ＬＳＩに対してリセットＩＣからリセットをかけ、パワーオン状態にすると、ＬＳＩのインピーダンスが、ほぼ無限大から急激に降下し、ＤＣ−ＤＣコンバータ２００からＬＳＩに対して電流が高速に流れ込む。一方、ＤＣ−ＤＣコンバータ２００内部の定電圧化回路は、急激な電流増大に対して即座に追従できない。そのため、ＤＣ−ＤＣコンバータ２００からＬＳＩに供給される出力電圧Ｖｏｕｔが、急激に降下する。

この出力電圧Ｖｏｕｔの急激な降下に伴い、ＤＣ−ＤＣコンバータ２００からＬＳＩに至る電源ラインにノイズが乗り、ＬＳＩを誤動作させる可能性がある。ＤＣ−ＤＣコンバータ２００から、同様に電圧供給を受けている他のデバイスが存在する場合、これらのデバイスでも誤動作が発生する可能性がある。

このような問題に対して、従来、ＬＳＩに入力するクロックの周波数を段階的に増減制御し、これによって、急激な電源電流変化を抑えるクロック制御回路（例えば、特許文献１参照）が提案されている。

これによれば、まず一般的に、ＣＭＯＳ型のＬＳＩの内部回路が消費する電力Ｐは、ＬＳＩの内部容量をＣ、ＤＣ−ＤＣコンバータの出力電圧をＶｃｃ、ＬＳＩ内に設けられたトランジスタのスイッチング周波数をｆとすると、下記式で表される。

Ｐ＝Ｃ×Ｖｃｃ２×ｆ
ここで、トランジスタのスイッチング周波数ｆは、ＬＳＩに供給されるクロックの周波数に依存し、このクロックの周波数を段階的に低くすることで、電源側からＬＳＩに流入する電流の量を下げることが可能である。これによって、ＬＳＩをパワーセーブ状態にすることができる。また、このパワーセーブ状態から通常の動作状態にするには、ＬＳＩに供給されるクロックの周波数を段階的に高くする。これによって、突入電流のスルーレート（継続時間）を大きくして、ＤＣ−ＤＣコンバータの出力電圧の降下を抑制できる。
鈴木正太郎著「オンボード電源の設計と活用」ＣＱ出版 特開２００４−１３８２０号公報

しかしながら、上記従来のクロック制御回路が提案された時点以後、ＣＭＯＳ型のＬＳＩでは回路規模が大幅に増大している。そのため、上記従来のクロック制御回路のように、クロック周波数を段階的に高くする制御を行うだけでは、突入電流のスルーレートを大きくすることが困難となっている。

すなわち、ＣＭＯＳ型ＬＳＩにおけるディジタル回路の設計では、Ｄフリップフロップ（以下「Ｄ−ＦＦ」という）を用いた同期化設計を行うことが一般的である。Ｄ−ＦＦは図１０に示すような構成をもち、Ｄ−ＦＦ４００は、入力端子Ｄと、出力端子Ｑと、クロック端子ＣＬＫと、リセット端子ＲＥＳＥＴとを備える。４０１はクロック信号であり、クロック端子ＣＬＫに入力される。４０２は、非同期に入力されるリセット信号であり、リセット端子ＲＥＳＥＴに入力される。４０３は入力データ信号であり、入力端子Ｄに入力される。４０４は出力データ信号であり、出力端子Ｑから出力される。

図１１は、Ｄ−ＦＦ４００の動作を示すタイミングチャートである。

図１１（Ｂ）に示すように、リセット信号４０２（ＲＥＳＥＴ）が低レベルから高レベルへ変化したとする。この変化の直後における、図１１（Ａ）に示すクロック信号４０１（ＣＬＫ）の立下りのタイミング（立ち上がりのタイミングでもよい）で、入力データ信号４０３（Ｄ）がＤ−ＦＦ４００に入力される（図１１（Ｃ））。つぎに、クロック信号４０１（ＣＬＫ）の立ち上がりのタイミング（立下りのタイミングでもよい）で、Ｄ−ＦＦ４００に入力されていた入力データ信号が、出力データ信号４０４（Ｑ）として出力される（図１１（Ｄ））。クロック信号に基づいて、入力データ信号（Ｄ）を保持し、出力データ信号（Ｑ）として出力することを、データをラッチするという。入力データ信号４０３（Ｄ）が、出力データ信号４０４（Ｑ）として出力されるタイミングは、クロック信号４０１（ＣＬＫ）の立ち上がりまたは立下りのタイミングのみによって決まる。

上記従来のクロック制御回路では、Ｄ−ＦＦへ入力されるクロック信号の周波数を段階的に増減制御し、これによって、ＣＭＯＳ型ＬＳＩの内部回路が消費する電流量を制御するようにしている。ここで最も高速にＬＳＩ内のトランジスタをスイッチングしている成分は、Ｄ−ＦＦへ入力されるクロック信号の周波数である。ところで、前述のように回路規模の増大に伴い、入力データ信号４０３（Ｄ）によるＬＳＩ内のトランジスタのスイッチング成分についても、考慮する必要がある。

また、上記従来のクロック制御回路では、クロック信号の周波数を段階的に増減制御するために、クロック信号の間引き、クロック信号の分周、ＰＬＬ回路の分周制御などを行っている。しかし、昨今の大規模なＬＳＩにおいては、クロック信号の周波数制御について、ＬＳＩの設計上考慮すべき点が多く、設計負荷が大きい。

また、ＬＳＩにおけるクロック信号の区分（ドメイン）は、処理単位に細かく分割することが難しい。そのため、上記従来のクロック制御回路のように、ある機能ブロックに対して上記のような制御を加えた場合、クロック周波数を制御したくない他のブロックに上記制御が及ぶことがあり得る。

かくして、ＬＳＩ内のトランジスタのスイッチングを、より簡単に、細かく制御できる方式の提供が求められている。

本発明はこのような問題点に鑑みてなされたものであって、ＬＳＩでの処理開始直後における直流定電圧電源からの突入電流のスルーレートを大きくして、ＬＳＩに供給される電源電圧の降下を抑え、電源の安定化を図ったデータ処理装置およびその制御方法を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明によれば、Ｄフリップフロップを内蔵し、データ保持信号に応じて処理データを保持することが可能なデータ処理手段と、前記データ処理手段への突入電流を抑制するように、処理開始直後に時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記データ処理手段に出力する保持信号生成手段とを有し、前記データ処理手段は、前記保持信号手段により出力されたデータ保持信号のデータ保持期間において前記Ｄフリップフロップに処理データを保持することを特徴とするデータ処理装置が提供される。

また、請求項４記載の発明によれば、処理順序に沿って並べられた少なくとも２つのデータ処理手段と、前記少なくとも２つのデータ処理手段のうちの後段のデータ処理手段に設けられ、該後段のデータ処理手段が処理実行を一時的に停止するときに所定時間に亘って停止信号を発生し、前段のデータ処理手段に出力する停止信号発生手段と、前記後段のデータ処理手段への突入電流を抑制するように、前記停止信号発生手段が前記停止信号の発生を止めた時点から、時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記前段のデータ処理手段に出力する保持信号生成手段と、前記前段のデータ処理手段に内蔵され、前記停止信号が入力している期間および前記データ保持信号のデータ保持期間において処理データを保持するＤフリップフロップとを有することを特徴とするデータ処理装置が提供される。

また、請求項６記載の発明によれば、Ｄフリップフロップを内蔵し、データ保持信号に応じて処理データを保持することが可能なデータ処理手段を有するデータ処理装置の制御方法であって、前記データ処理手段への突入電流を抑制するように、処理開始直後に時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成する保持信号生成ステップと、前記保持信号生成ステップにおいて生成されたデータ保持信号を前記データ処理手段に出力する出力ステップと、前記保持信号手段により出力されたデータ保持信号のデータ保持期間において前記Ｄフリップフロップに処理データを保持する保持ステップと、を有することを特徴とするデータ処理装置が提供される。

また、請求項９記載の発明によれば、処理順序に沿って並べられた少なくとも２つのデータ処理手段を有するデータ処理装置の制御方法において、前記少なくとも２つのデータ処理手段のうちの後段のデータ処理手段が、該後段のデータ処理手段が処理実行を一時的に停止するときに所定時間に亘って停止信号を発生し、前段のデータ処理手段に出力する停止信号発生ステップと、前記データ処理手段への突入電流を抑制するように、前記停止信号発生ステップにおいて前記停止信号の発生が止められた時点から、時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記前段のデータ処理手段に出力する保持信号生成ステップと、前記前段のデータ処理手段が、前記停止信号が入力している期間および前記データ保持信号のデータ保持期間において前記データ処理手段に内蔵されたＤフリップフロップに処理データを保持する保持ステップとを有することを特徴とするデータ処理装置の制御方法が提供される。

本発明によれば、処理の開始時において、従来のようにクロック周波数を段階的に高くするのではなく、データ処理手段における処理データの保持期間を該データ処理手段への突入電流を抑制するように段階的に短縮させる。これにより、データ処理手段を構成するトランジスタのスイッチング回数が削減するとともに、突入電流のスルーレートが大きくなる。したがって、データ処理手段に供給される電源電圧の降下が抑制され、電源が安定化する。

また、処理順序に沿って並べられた少なくとも２つのデータ処理手段のうち、後段のデータ処理手段において処理が一時的に停止し、その後に処理が再開した場合であっても、上記処理の停止時から所定時間に亘って停止信号を発生させると共に、後段のデータ処理手段への突入電流を抑制するように、この停止信号の発生が止まった時点から、前段のデータ処理手段における処理データの保持期間を段階的に短縮させる。これにより、処理再開時において、後段のデータ処理手段に電源から供給される電流の急峻な立ち上がりが抑えられ、電源電圧の降下が抑制され、電源ラインの安定化を図ることができる。

以下、本発明を実施するための最良の形態について、図面を参照して説明する。

〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る突入電流制御装置を含むＣＭＯＳ型のＬＳＩの構成を示すブロック図である。このＬＳＩはディジタル回路で構成される。

１００は、ディジタル回路で構成されるＣＭＯＳ型のＬＳＩである。１１５は、ＬＳＩ１００をコントロールするためのメインＣＰＵである。１１７は、ＣＰＵ１１５とインターフェイスを行うＣＰＵインターフェイス回路である。１１６は外部メモリである。

１０１〜１１２は、ＬＳＩ１００に含まれる各機能ブロックである。各機能ブロック１０１〜１１２は、処理単位でグルーピングされている。ブロック（１）１０１からブロック（４）１０４までが、処理１としてグルーピングされている。ブロック（５）１０５からブロック（８）１０８までが、処理２としてグルーピングされている。ブロック（９）１０９からブロック（１２）１１２までが、処理３としてグルーピングされている。

処理１のブロック（１）１０１へ入力されるデータをＤＩＮとし、ブロック（１）１０１からブロック（２）１０２へ出力されるデータをＤＯＵＴ１とする。処理１のブロック（２）１０２からブロック（３）１０３へ出力されるデータをＤＯＵＴ２とする。処理１のブロック（３）１０３よりブロック（４）１０４へ出力されるデータをＤＯＵＴ３とする。処理１のブロック（４）１０４よりメモリコントローラ１１３へ出力されるデータをＤＯＵＴ４とする。メモリコントローラ１１３は、外部メモリ１１６とのインターフェイスを行う。

なお、説明は省略するが、処理２〜３における各ブロックでのデータの入出力も、上記の処理１における各ブロックでのデータの入出力と同様である。

１１４はデータホールド信号生成回路であり、処理１〜３における各ブロックで処理されたデータを各ブロックに保持（ホールド）させるためのコントローラである。データホールド信号生成回路１１４は、ＣＰＵ１１５からの制御により、処理毎に、ホールド信号ＨＯＬＤ１〜ＨＯＬＤ３を各ブロックに出力する。ホールド信号ＨＯＬＤ１によって、処理１の各ブロック１〜４がデータをホールドする。ホールド信号ＨＯＬＤ２によって、処理２の各ブロック５〜８がデータをホールドする。ホールド信号ＨＯＬＤ３によって、処理３の各ブロック９〜１２がデータをホールドする。

図２は、ブロック（１）１０１〜ブロック（１２）１１２の各内部構成を示す図である。ブロック（１）１０１〜ブロック（１２）１１２のいずれも同じ構成であるので、その１つをブロック６００として説明する。

ブロック６００には、入力データ信号ＤＩＮ、ブロック内のＤ−ＦＦを動作させるためのクロック信号ＣＬＫ、Ｄ−ＦＦにデータホールド（保持）を行わせるためのホールド信号ＨＯＬＤが入力される。ホールド信号ＨＯＬＤは、データホールド信号生成回路１１４から供給される信号である。また、ブロック６００からは、出力データ信号ＤＯＵＴが出力される。出力データ信号ＤＯＵＴは、後段ブロック（例えば、ブロック（１）１０１に対してブロック（２）１０２）の入力データ信号ＤＩＮとなる。

６１０は、ブロック６００を構成する論理回路であるが、Ｄ−ＦＦを含まない論理回路（組み合わせ回路）である。６１２はＤ−ＦＦであり、論理回路６１０で論理演算されて出力されたデータをラッチするためのものである。６１１はセレクタであり、ホールド信号ＨＯＬＤの論理値に応じて、論理回路６１０で論理演算されて出力されたデータ、またはＤ−ＦＦ６１２の出力データＱ１を選択して、Ｄ−ＦＦ６１２へ出力する。

論理回路６２０、セレクタ６２１、及びＤ−ＦＦ６２２、並びに、論理回路６３０、セレクタ６３１、及びＤ−ＦＦ６３２は、論理回路６１０、セレクタ６１１、及びＤ−ＦＦ６１２とそれぞれ同じ構成であるので、説明を省略する。なお、Ｄ−ＦＦ６２２の出力データをＱ２とする。

図３は、図２に示すブロック６００の各部における信号形態を示すタイミングチャートである。

ホールド信号ＨＯＬＤ（図３（Ｂ））が高レベル（Ｈ）を維持する間、さらに高レベル（Ｈ）から低レベル（Ｌ）へ切り替わった直後のクロック信号ＣＬＫ（図３（Ａ））の１周期分の時間だけ、Ｄ−ＦＦ６１２〜６３２が各々、出力データを保持する。すなわち、Ｄ−ＦＦ６１２が出力データＱ１としてＤ３を保持し（図３（Ｄ））、Ｄ−ＦＦ６２２が出力データＱ２としてＤ２を保持し（図３（Ｅ））、Ｄ−ＦＦ６３２が出力データＤＯＵＴとしてＤ１を保持する（図３（Ｆ））。

図４は、図１に示すデータホールド信号生成回路１１４の内部構成を示す図である。なお、図４では、ホールド信号ＨＯＬＤ１〜ＨＯＬＤ３のうちの１つを出力する構成だけを図示する。他の２つのホールド信号を出力する構成も、図４に示す構成とそれぞれ同じであり、それらの図示及び説明は省略する。

図４において８０１は、クロック同期式のカウンタである。カウンタ８０１にはシステムクロックＳＹＳＣＬＫが入力され、カウンタ８０１は、システムクロックＳＹＳＣＬＫをカウントして、カウンタ値ＣＯＵＮＴＥＲを出力する。

８０２〜８０５はレジスタ（０）〜レジスタ（Ｎ）であり、ＣＰＵインターフェイス回路１１７によってデータがセットされる。８０６は、レジスタ８０２〜８０５の出力の１つを選択して出力するためのセレクタである。セレクタ８０６は、コンパレータ８０７の出力に応じて、レジスタを順に選択する。

８０７はコンパレータであり、カウンタ８０１の出力するカウンタ値ＣＯＵＮＴＥＲと、セレクタ８０６の出力するレジスタ値とを比較する。コンパレータ８０７は、カウンタ値ＣＯＵＮＴＥＲとレジスタ値とが一致すると、高レベル（Ｈ）を出力する。一致しなければ低レベル（Ｌ）を出力する。

８０８はトグルフリップフロップ（以下「Ｔ−ＦＦ」という）であり、Ｄ−ＦＦと論理回路とを内蔵する。Ｔ−ＦＦ８０８は、コンパレータ８０７からの出力信号が高レベル（Ｈ）の期間にＤ−ＦＦの出力を反転させ、コンパレータ８０７からの出力信号が低レベル（Ｌ）の期間にＴ−ＦＦの出力を保持する。Ｔ−ＦＦ８０８の出力信号は、イネーブル回路８０９を介してホールド信号ＨＯＬＤとなる。８１０は、イネーブル信号ＥＮＡＢＬＥを保持するレジスタであり、このイネーブル信号ＥＮＡＢＬＥは、ＣＰＵインターフェイス回路１１７によってＯＮ（高レベル）設定される。イネーブル回路８０９は、レジスタ８１０から出力されるイネーブル信号ＥＮＡＢＬＥに基づいて、Ｔ−ＦＦ８０８の出力信号をイネーブルし、ホールド信号ＨＯＬＤを出力する。

図５は、図１に示すＬＳＩ１００および図４に示すデータホールド信号生成回路１１４の各部における信号形態を示すタイミングチャートである。

ＣＰＵ１１５がＣＰＵインターフェイス回路１１７に対して、処理１の実行開始の命令を送信する。これを受けたＣＰＵインターフェイス回路１１７は、データホールド信号生成回路１１４のレジスタ８１０に保持されるイネーブル信号をＯＮ（高レベル）に設定する。また、ＣＰＵインターフェイス回路１１７はメモリコントローラ１１３の設定を行うとともに、処理１の実行開始を行うためのその他の所定の設定を行う。また、処理１に必要とされるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＹＳＣＬＫを供給する。本実施の形態では、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＳＹＳＣＬＫは、同一のクロック信号（ＣＬＫ）である。

メモリコントローラ１１３は、処理１を実行するために、メモリ１１６からデータを読み出す。読み出されたデータは、メモリコントローラ１１３を介して、入力データ信号ＤＩＮとして出力される。この入力データ信号ＤＩＮは、ブロック（１）１０１へ入力される。ブロック（１）１０１で処理されたデータは、出力データ信号ＤＯＵＴ１としてブロック（２）１０２へ入力される。ブロック（２）１０２で処理されたデータは、出力データ信号ＤＯＵＴ２としてブロック（３）１０３へ入力される。ブロック（３）１０３で処理されたデータは、出力データ信号ＤＯＵＴ３としてブロック（４）１０４へ入力される。ブロック（４）１０４で処理されたデータは、出力データ信号ＤＯＵＴ４としてメモリコントローラ１１３へ入力される。メモリコントローラ１１３は、出力データ信号ＤＯＵＴ４をメモリ１１６へ格納して、処理１を終了する。

ここで、処理１の開始直後の動作について説明する。

前述のとおり、ＣＰＵ１１５がＣＰＵインターフェイス回路１１７に対して、処理１の実行開始の命令を送信する。これにより、ＣＰＵインターフェイス回路１１７が、データホールド信号生成回路１１４のレジスタ８１０に保持されるイネーブル信号をＯＮ（高レベル）に設定する（図５（Ｂ））。処理開始前に、レジスタ（０）８０２、レジスタ（１）８０３、・・レジスタ（Ｎ−１）８０４、レジスタ（Ｎ）８０５には、ホールド信号ＨＯＬＤをトグルさせるタイミングに相当する値がＣＰＵインターフェイス回路１１７によって設定される。

処理１の実行が開始されると、カウンタ８０１がシステムクロックＳＹＳＣＬＫのカウントをスタートし、カウンタ値ＣＯＵＮＴＥＲをコンパレータ８０７へ出力する。セレクタ８０６は、最初、レジスタ（０）８０２を選択し、レジスタ（０）８０２に設定された値をコンパレータ８０７へ出力する。その後、コンパレータ８０７の出力値が低レベル（Ｌ）から高レベル（Ｈ）になるごとに、レジスタ（１）８０３、・・レジスタ（Ｎ−１）８０４、レジスタ（Ｎ）８０５を順に選択する。

図５に示す例では、レジスタ（０）８０２には値２が設定され、レジスタ（１）８０３には値６が設定されている。したがって、コンパレータ８０７は、カウンタ８０１が出力するカウンタ値ＣＯＵＮＴＥＲ（図５（Ｃ））が２になった時に、高レベル（Ｈ）を出力する。これによって、Ｔ−ＦＦ８０８がトグルされて、ホールド信号ＨＯＬＤ１（図５（Ｄ））が低レベル（Ｌ）から高レベル（Ｈ）に反転される。

このとき同時に、セレクタ８０６がレジスタ（１）８０３を選択する。前述のように、レジスタ（１）８０３には、値６が設定されているので、カウンタ８０１が出力するカウンタ値ＣＯＵＮＴＥＲ（図５（Ｃ））が６になった時に、高レベル（Ｈ）を出力する。これによって、Ｔ−ＦＦ８０８がトグルされて、ホールド信号ＨＯＬＤ１（図５（Ｄ））が高レベル（Ｈ）から低レベル（Ｌ）に反転される。

同様にして、各レジスタに設定された値と、カウンタ８０１が出力するカウンタ値ＣＯＵＮＴＥＲとを比較することで、図５（Ｄ）に示すように、ホールド信号ＨＯＬＤ１が生成される。レジスタ（０）８０２〜レジスタ（Ｎ）８０５にそれぞれ設定する値を適切に制御することで、ホールド信号ＨＯＬＤ１の高レベル（Ｈ）の期間を段階的に減少させることが可能である。ホールド信号ＨＯＬＤ１の高レベル（Ｈ）の期間では、図５（Ｆ）〜（Ｉ）に示すように、ブロック（１）１０１〜ブロック（４）１０４からそれぞれ出力される出力データ信号ＤＯＵＴ１〜ＤＯＵＴ４は、各ブロックにおいて保持され、変化しない。

なお、図２に示すブロック６００（ブロック（１）１０１〜ブロック（４）１０４）内においても、Ｄ−ＦＦ６１２，６２２，６３２の各出力データＱ１，Ｑ２，ＤＯＵＴが、ホールド信号ＨＯＬＤ１の高レベル（Ｈ）の期間、各Ｄ−ＦＦに保持される（図３参照）。

以上のように、処理１が実行されるブロック（１）１０１〜ブロック（４）１０４における各出力データは、ホールド信号ＨＯＬＤ１が高レベル（Ｈ）の期間、保持される。この出力データの保持により、処理１が実行されるブロック（１）１０１〜ブロック（４）１０４をそれぞれ形成している各トランジスタのスイッチング回数が減少される。したがって、処理１を開始直後に、処理１のブロック（１）１０１〜ブロック（４）１０４へそれぞれ流れる電流が削減し、処理１の開始時においてＤＣ−ＤＣコンバータ（電源）からＬＳＩ１００に供給される突入電流を抑えることができる。しかも、ホールド信号ＨＯＬＤ１の高レベル（Ｈ）期間を、処理１の開始直後から次第に短くすることにより、通常の処理状態に滑らかに移行させることができる。かくして、処理開始時にＬＳＩ１００にＤＣ−ＤＣコンバータから供給される電源電圧の低下を抑えることができ、電源の安定化を図ることができる。

〔第２の実施の形態〕
次に、本発明の第２の実施の形態を説明する。

図６は、第２の実施の形態に係る突入電流制御装置を含むＣＭＯＳ型のＬＳＩの構成を示すブロック図である。このＬＳＩはディジタル回路で構成される。

第２の実施の形態におけるＬＳＩは、処理ブロックであるブロック（１）１００１、ブロック（２）１００２、ブロック（３）１００３がカスケード接続された構成からなる。第２の実施の形態では、後段ブロックが処理を停止する場合、後段ブロックが、前段ブロックからの出力データ信号の出力を停止させるための停止信号を前段ブロックへ出力する機能を備える。すなわち、ブロック（２）１００２が処理を停止する場合、ブロック（２）１００２が、ブロック（１）１００１からの出力データ信号の出力を停止させるための停止信号ＳＴＯＰ１をブロック（１）１００１へ出力する。また、ブロック（３）１００３が処理を停止する場合、ブロック（３）１００３が、ブロック（２）１００２からの出力データ信号の出力を停止させるための停止信号ＳＴＯＰ２をブロック（２）１００２へ出力する。

入力データ信号ＤＩＮに基づき、ブロック（１）１００１が処理を行って、出力データ信号ＤＯＵＴ１をブロック（２）１００２へ出力する。これを受け取ったブロック（２）１００２において、例えば処理が間に合わない場合、ブロック（１）１００１での処理を停止させる必要があるため、ブロック（２）１００２が、停止信号ＳＴＯＰ１をブロック（１）１００１に対して出力する。

この停止信号ＳＴＯＰ１はタイマ（１）１００７にも出力され、停止信号ＳＴＯＰ１を受け取ったタイマ（１）１００７は計時を開始する。タイマ（１）１００７は、停止信号ＳＴＯＰ１を受け取った時点から所定のアサート期間が経過すると、イネーブル信号ＥＮＡＢＬＥ１をホールド生成回路（１）１００６へ出力する。この所定のアサート期間は、ブロック（２）１００２が停止信号ＳＴＯＰ１の出力を継続する期間である。すなわち、ブロック（２）１００２は、停止信号ＳＴＯＰ１を所定のアサート期間に亘って出力し、該所定のアサート期間の経過後には、停止信号ＳＴＯＰ１の出力を停止する。

ホールド生成回路（１）１００６は、イネーブル信号ＥＮＡＢＬＥ１の入力によって、ホールド信号ＨＯＬＤ１の生成を開始する。なお、ホールド生成回路（１）１００６は、ホールド信号ＨＯＬＤ１のＯＮ（高レベル）期間を段階的に変更することが可能な回路である。

図７は、ホールド生成回路（１）１００６の内部構成を示す図である。なお、図７に示すホールド生成回路（１）１００６は、図４に示す第１の実施の形態におけるデータホールド信号生成回路１１４と基本的に同じ構成であるので、同一部分には同一の参照符号を付してその説明を省略する。

第１の実施の形態におけるデータホールド信号生成回路１１４に比べて、ホールド生成回路（１）１００６では、レジスタ８１０とイネーブル回路８０９との間にＯＲゲート１００７が設けられる。そして、ＯＲゲート１００７の一方の入力端子にはレジスタ８１０の出力信号が入力され、他方の入力端子にはタイマ（１）１００７からのイネーブル信号ＥＮＡＢＬＥ１が入力される。

図６に戻って、１００４はＯＲゲートであり、ホールド生成回路（１）１００６からのホールド信号ＨＯＬＤ１と、ブロック（２）１００２からの停止信号ＳＴＯＰ１とが入力される。ＯＲゲート１００４は、ホールド信号ＨＯＬＤ１または停止信号ＳＴＯＰ１をホールド信号ＨＯＬＤとしてブロック（１）１００１へ出力する。ホールド信号ＨＯＬＤを受け取ったブロック（１）１００１では、ブロック（１）１００１を形成しているＤ−ＦＦが保持状態となる。このＤ−ＦＦによる保持（ラッチ）動作については、第１の実施の形態におけるものと同じであるので、説明を省略する。

なお、図６に示す停止信号ＳＴＯＰ２、タイマ（２）１００９、イネーブル信号ＥＮＡＢＬＥ２、ホールド生成回路（２）１００８、ホールド信号ＨＯＬＤ２、ＯＲゲート１００５については、前述した対応部分と同様である。すなわち、停止信号ＳＴＯＰ１、タイマ（１）１００７、イネーブル信号ＥＮＡＢＬＥ１、ホールド生成回路（１）１００６、ホールド信号ＨＯＬＤ１、ＯＲゲート１００４とそれぞれ同様であり、その説明を省略する。

次に、図６に示すＣＭＯＳ型のＬＳＩの動作を説明する。

入力データ信号ＤＩＮが、ブロック（１）１００１へ入力され、ブロック（１）１００１で処理がなされ、出力データ信号ＤＯＵＴ１としてブロック（２）１００２へ出力される。出力データ信号ＤＯＵＴ１を受け取ったブロック（２）１００２では、これに基づいて処理を行い、出力データ信号ＤＯＵＴ２としてブロック（３）１００３へ出力する。出力データ信号ＤＯＵＴ２を受け取ったブロック（３）１００３では、これに基づいて処理を行い、出力データ信号ＤＯＵＴとして出力する。

ここで例えば、ブロック（２）１００２での処理が停止される場合について説明する。

ブロック（２）１００２での処理が停止される場合、出力データ信号ＤＯＵＴ１がブロック（２）１００２へ出力されることを停止する必要があるために、ブロック（２）１００２が停止信号ＳＴＯＰ１をブロック（１）１００１へ出力する。停止信号ＳＴＯＰ１は、ＯＲゲート１００４を介して、高レベルの出力データ信号ＤＯＵＴとしてブロック（１）１００１へ入力される。これにより、ブロック（１）１００１の内部Ｄ−ＦＦが保持状態を保ち、出力データ信号ＤＯＵＴ１がブロック（１）１００１で保持される。

なお、停止信号ＳＴＯＰ１がタイマ（１）１００７へ入力され、タイマ（１）１００７が計時を開始する。タイマ（１）１００７は、停止信号ＳＴＯＰ１を受け取った時点から所定のアサート期間が経過すると、イネーブル信号ＥＮＡＢＬＥ１をホールド生成回路（１）１００６へ出力する。ホールド生成回路（１）００６は、イネーブル信号ＥＮＡＢＬＥ１を受け取ると、ホールド信号ＨＯＬＤ１をＯＲゲート１００４へ出力する。このとき、所定のアサート期間が経過した後のため、ＯＲゲート１００４に、ブロック（２）１００２から停止信号ＳＴＯＰ１が入力されていない。また、ホールド信号ＨＯＬＤ１のＯＮ（高レベル）期間は、ホールド生成回路（１）１００６によって段階的に縮小される。

これによって、本実施の形態によれば、カスケード接続された複数のブロックの１つにおいて処理停止が発生し、その後に処理が再開したときに、ブロック内のトランジスタのスイッチングの増加に伴う突入電流のスルーレートを抑えることが可能である。したがって、ブロックの処理再開時にＤＣ−ＤＣコンバータ（電源）から供給される電源電圧の低下を抑えることができ、電源の安定化を図ることができる。

本発明の第１の実施の形態に係る突入電流制御装置を含むＣＭＯＳ型のＬＳＩの構成を示すブロック図である。 ブロックの内部構成を示す図である。 図２に示すブロックの各部における信号形態を示すタイミングチャートである。 図１に示すデータホールド信号生成回路の内部構成を示す図である。 図１に示すＬＳＩおよび図４に示すデータホールド信号生成回路の各部における信号形態を示すタイミングチャートである。 第２の実施の形態に係る突入電流制御装置を含むＣＭＯＳ型のＬＳＩの構成を示すブロック図である。 ホールド生成回路の内部構成を示す図である。 降圧型ＤＣ−ＤＣコンバータの基本的な構成を示す回路図である。 負荷装置に対して流れる電流量Ｉｃｃが急激に増加したときに、負荷装置に印加されている電圧値Ｖｃｃに現れる時間変化を示すグラフである。 Ｄ−ＦＦの構成を示す図である。 Ｄ−ＦＦの動作を示すタイミングチャートである。

符号の説明

１００ ＬＳＩ
１１５ ＣＰＵ
１１６ 外部メモリ
１１７ ＣＰＵインターフェイス回路
１０１〜１１２ 機能ブロック（データ処理手段）
１１４ データホールド信号生成回路（保持信号生成手段）
ＨＯＬＤ１〜３ ホールド信号（データ保持信号）

Claims (9)

1. Ｄフリップフロップを内蔵し、データ保持信号に応じて処理データを保持することが可能なデータ処理手段と、
   前記データ処理手段への突入電流を抑制するように、処理開始直後に時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記データ処理手段に出力する保持信号生成手段と
   を有し、
   前記データ処理手段は、前記保持信号手段により出力されたデータ保持信号のデータ保持期間において前記Ｄフリップフロップに処理データを保持することを特徴とするデータ処理装置。
2. 前記データ処理手段は、複数の処理グループに分割された複数のデータ処理手段からなり、
   前記保持信号生成手段は、前記複数の処理グループの各々に対して個別のデータ保持信号を生成することを特徴とする請求項１記載のデータ処理装置。
3. 前記保持信号生成手段は、同一処理グループに属する複数のデータ処理手段に対して同一のデータ保持信号を出力することを特徴とする請求項２記載のデータ処理装置。
4. 処理順序に沿って並べられた少なくとも２つのデータ処理手段と、
   前記少なくとも２つのデータ処理手段のうちの後段のデータ処理手段に設けられ、該後段のデータ処理手段が処理実行を一時的に停止するときに所定時間に亘って停止信号を発生し、前段のデータ処理手段に出力する停止信号発生手段と、
   前記後段のデータ処理手段への突入電流を抑制するように、前記停止信号発生手段が前記停止信号の発生を止めた時点から、時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記前段のデータ処理手段に出力する保持信号生成手段と、
   前記前段のデータ処理手段に内蔵され、前記停止信号が入力している期間および前記データ保持信号のデータ保持期間において処理データを保持するＤフリップフロップと
   を有することを特徴とするデータ処理装置。
5. 前記データ処理手段は、カスケード接続された複数のデータ処理手段から成り、
   前記複数のデータ処理手段のうち、隣接する２つのデータ処理手段が、前記前段及び後段のデータ処理手段になり得ることを特徴とする請求項４記載のデータ処理装置。
6. Ｄフリップフロップを内蔵し、データ保持信号に応じて処理データを保持することが可能なデータ処理手段を有するデータ処理装置の制御方法であって、
   前記データ処理手段への突入電流を抑制するように、処理開始直後に時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成する保持信号生成ステップと、
   前記保持信号生成ステップにおいて生成されたデータ保持信号を前記データ処理手段に出力する出力ステップと、
   前記保持信号手段により出力されたデータ保持信号のデータ保持期間において前記Ｄフリップフロップに処理データを保持する保持ステップと、
   を有することを特徴とするデータ処理装置の制御方法。
7. 前記データ処理手段は、複数の処理グループに分割された複数のデータ処理手段からなり、
   前記保持信号生成ステップでは、前記複数の処理グループの各々に対して個別のデータ保持信号を生成することを特徴とする請求項６記載の制御方法。
8. 前記出力ステップでは、同一処理グループに属する複数のデータ処理手段に対して同一のデータ保持信号を出力することを特徴とする請求項７記載の制御方法。
9. 処理順序に沿って並べられた少なくとも２つのデータ処理手段を有するデータ処理装置の制御方法において、
   前記少なくとも２つのデータ処理手段のうちの後段のデータ処理手段が、該後段のデータ処理手段が処理実行を一時的に停止するときに所定時間に亘って停止信号を発生し、前段のデータ処理手段に出力する停止信号発生ステップと、
   前記後段のデータ処理手段への突入電流を抑制するように、前記停止信号発生ステップにおいて前記停止信号の発生が止められた時点から、時間経過に従って段階的に短縮する複数のデータ保持期間をもつデータ保持信号を生成し、前記前段のデータ処理手段に出力する保持信号生成ステップと、
   前記前段のデータ処理手段が、前記停止信号が入力している期間および前記データ保持信号のデータ保持期間において前記データ処理手段に内蔵されたＤフリップフロップに処理データを保持する保持ステップと
   を有することを特徴とするデータ処理装置の制御方法。

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