JP4718389B2 - 半導体装置 - Google Patents

Description

本発明は、電源回路に用いられるチャージポンプ回路に関し、特に、電源電圧より僅かに高い電圧が必要になる負荷に、高効率で電力供給が可能なチャージポンプ回路に関するものである。

電源電圧より高い電圧を必要とする場合は、電源回路として、主にインダクタンスを利用したＤＣ−ＤＣコンバータが使用されている。ＤＣ−ＤＣコンバータは、任意の電圧を発生させることができ、しかも消費電流の大きい負荷に効率よく電力を供給できるため、多くの用途に使用されている。しかし、ＤＣ−ＤＣコンバータは、トランスやコイル等の部品が必要なため、小型化を図ることが困難であり、ＤＣ−ＤＣコンバータのすべてを半導体集積回路に集積することができなかった。

そのため、比較的消費電流の小さい負荷に電源を供給する場合には、小型化が可能で高効率なチャージポンプ回路が電源回路に使用されていた。しかし、チャージポンプ回路は、直流電源からの電源電圧で充電したコンデンサの電圧を加算して昇圧するため、出力電圧が電源電圧の整数倍の電圧しか得られず、電源電圧と負荷が必要とする電圧の関係によっては、負荷に必要以上の電圧が供給されて負荷の電力消費が大きくなり、著しく効率を低下させる場合があった。

そこで、このようなチャージポンプ回路の欠点である、電源電圧の整数倍の出力電圧しか得られない点を改善したチャージポンプ回路が開示されている（例えば、特許文献１参照。）。該チャージポンプ回路では、電源に一番近いコンデンサに同容量の物を２個使用し、該２個のコンデンサを直列に接続して電源電圧で充電することにより、該各コンデンサは電源電圧の１／２の電圧に充電される。

このように充電された２個のコンデンサを並列に接続して得られる電圧を、電源電圧と同じ電圧に充電されている他のコンデンサの電圧又は電源電圧に加算することで、電源電圧の（Ｎ＋０.５）倍の電圧を得るようにしている。なお、Ｎは、Ｎ＞０の整数である。更に、電源に一番近いコンデンサを４個にして、前記と同様に４個を並列に接続したものを電圧加算することで、電源電圧の１／４ステップごとに出力電圧を設定できる回路が開示されている（例えば、特許文献１参照。）。
特開２００１−１６９５３７号公報

しかし、従来は、高い電圧に充電されたコンデンサの高電圧側から、直流電源側に電流が逆流しないように、通常は、複数のダイオードを使用していた。このため、特に電源電圧が低い場合は、該ダイオードの順方向電圧によるロスが、無視できないほど効率を低下させていた。前記チャージポンプ回路においても、電源電圧の１／４ステップという細かさで昇圧できるようになったものの、高い電圧に充電されたコンデンサの高電圧側からの電流の逆流を防止するためにダイオードを使用しており、該ダイオードの順方向電圧によるロスが発生すると考えられる。

更に、コンデンサを直列に接続するスイッチ素子に、サブストレートゲートをソースに接続したＭＯＳトランジスタを使用しているため、これらの回路をＩＣ化した場合に、昇圧動作の途中で該ＭＯＳトランジスタのソース電圧がドレイン電圧より高くなると、該ＭＯＳトランジスタの寄生ダイオードに順方向電流が流れて電源電圧と接地電圧との間に無効電流が流れ、電力効率を低下させるという問題が考えられる。また、前記スイッチ素子をなすＭＯＳトランジスタの寄生トランジスタがラッチアップ現象を起こすと、ＩＣが発熱して不具合が発生する可能性があった。

本発明は、上記のような問題を解決するためになされたものであり、コンデンサの高電圧側から電流が逆流しないようにするためのダイオードの順方向電圧による電圧低下をなくすことができ、ＩＣ化した際の無効電流の発生やラッチアップの発生を低減させることができる、電源電圧の（１＋１／ｎ）倍の電圧を発生させる高効率のチャージポンプ回路を得ることを目的とする。

この発明に係る半導体装置は、複数の第１コンデンサと、
対応する該第１コンデンサにおける充電時の低電圧側と正側電源入力端とをそれぞれ接続する各第１ＭＯＳスイッチ素子と、
対応する前記第１コンデンサにおける充電時の高電圧側と出力端とをそれぞれ接続する各第２ＭＯＳスイッチ素子と、
前記各第１コンデンサを直列に接続する各第３ＭＯＳスイッチ素子と、
前記各第１コンデンサと該各第３ＭＯＳスイッチ素子との直列回路の一端を前記正側電源入力端に接続する第４ＭＯＳスイッチ素子と、
前記各第１コンデンサと該各第３ＭＯＳスイッチ素子との直列回路の他端を負側電源入力端に接続する第５ＭＯＳスイッチ素子と、
前記各第１コンデンサを充電して得られる電圧で充電される第２コンデンサと、
所定のクロック信号に応じて前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子のスイッチング制御をそれぞれ行う制御回路部と、
を備える、前記正側電源入力端に入力された入力電圧を昇圧して前記出力端から出力するチャージポンプ回路と、
該チャージポンプ回路から電流が供給される負荷と接地との間に抵抗を介して接続され、デジタル入力値からアナログ値に変換された変換値が入力されるアンプの出力がゲートに入力された出力ＭＯＳトランジスタを有する定電流回路と、
を備え、
前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間ｔ４が経過すると各第３ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にするものである。

具体的には、前記各第２ＭＯＳスイッチ素子は、前記第２コンデンサから対応する第１コンデンサに流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなると共に、前記第４ＭＯＳスイッチ素子は、第１コンデンサから前記正側電源入力端に流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなるようにした。

更に、前記各第３ＭＯＳスイッチ素子は、それぞれＭＯＳトランジスタからなり、対応する該ＭＯＳトランジスタのサブストレートゲートを該ＭＯＳトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備え、制御回路部は、前記所定のクロック信号に応じて該各切り換えスイッチの切り換え制御をそれぞれ行うようにしてもよい。

具体的には、前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にすると共に、前記各切り換えスイッチの切り換えを行うようにした。

この場合、前記制御回路部は、前記所定時間ｔ３が経過すると、各切り換えスイッチに対して、前記正側電源入力端に入力された電圧による電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートの接続を切り換えるようにした。

本発明の半導体装置によれば、各第１コンデンサが直列に接続され充電された際に得られる電圧によって、第１コンデンサから正側電源入力端に電流が流れることを阻止する逆流防止用ダイオードと、第２コンデンサが充電された際に得られる電圧によって、第２コンデンサから第１コンデンサに電流が流れることを阻止する逆流防止用ダイオードの代わりに、制御回路部によってスイッチング制御が行われるＭＯＳスイッチ素子をそれぞれ使用した。このことから、逆流防止用ダイオードの順方向電圧による電圧降下によって生じるロスを低減させることができ、正側電源入力端に入力された電圧に近い電圧を必要とする負荷に対して、該入力電圧を（１＋１／ｎ)倍に昇圧することができ、電力効率の向上を図ることができる。また、制御回路部によって各ＭＯＳスイッチ素子のオン／オフさせるタイミングが制御されることにより、正側電源入力端から負側電源入力端に流れる貫通電流、及び第２コンデンサから正側電源入力端への電流の逆流をそれぞれ防止することができる。

具体的には、第２ＭＯＳスイッチ素子及び第４ＭＯＳスイッチ素子が、電流の逆流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタで形成されるようにした。このことから、第２コンデンサから第１コンデンサに流れる電流、第１コンデンサから正側電源入力端に流れる電流を、逆流防止用ダイオードを用いることなくそれぞれ阻止することができる。

また、各第１コンデンサに充電されたそれぞれの電圧で前記第２コンデンサを充電する場合、各第２ＭＯＳスイッチ素子をそれぞれオンさせた後、各第１ＭＯＳスイッチ素子をそれぞれオンさせるようにした。このことから、各第２ＭＯＳスイッチ素子がオフした状態において、ソース側の電圧がドレイン側の電圧より高くなることを防止でき、サブストレートゲートを介して流れる電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して生じる無効電流の発生を防止することができる。

また、各第１コンデンサを正側電源入力端から入力された電圧で充電する場合、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオンさせてから、各第３ＭＯＳスイッチ素子をそれぞれオンさせるようにした。このことから、制御回路部の出力回路を構成するＭＯＳトランジスタの寄生トランジスタがオンして生じるラッチアップの発生を防止することができる。

更に、第３ＭＯＳスイッチ素子をなすＭＯＳトランジスタのサブストレートゲートを該ＭＯＳトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備えるようにした。このことから、各切り換えスイッチを切り換えることによって、各第３ＭＯＳスイッチ素子の寄生ダイオードに流れる無効電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止できる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるチャージポンプ回路の例を示した回路図である。
図１におけるチャージポンプ回路１は、定電圧回路１０から入力端ＩＮに入力された定電圧Ｖａを（１＋１／ｎ）倍に昇圧して出力端ＯＵＴから出力する回路である。なお、ｎは、ｎ＞１の整数であり、図１では、定電圧回路１０にシリーズレギュレータを使用した場合を例にして示している。また、入力端ＩＮは正側電源入力端をなし、図１では、負側電源入力端（図示せず）が接地されている場合を例にして示している。

定電圧回路１０は、誤差増幅器１１、所定の基準電圧Ｖｒを出力する基準電圧発生回路部１２、誤差増幅回路１１から出力された電圧を分圧する抵抗Ｒ１及び抵抗Ｒ２の直列回路及びコンデンサＣ２で構成されている。定電圧回路１０において、誤差増幅器１１は、抵抗Ｒ１と抵抗Ｒ２で分圧された電圧の基準電圧Ｖｒに対する誤差を増幅して出力し、該出力電圧がコンデンサＣ２で安定化され定電圧Ｖａが出力される。

チャージポンプ回路１は、定電圧回路１０から入力された定電圧Ｖａを（１＋１／ｎ）倍に昇圧して出力するチャージポンプ回路部２と、所定の周波数のクロック信号ＣＬＫを生成して出力するクロック信号発生回路部３と、該クロック信号発生回路部３から入力されたクロック信号ＣＬＫを基にしてチャージポンプ回路部２の昇圧動作の制御を行う制御回路部４とを備えている。

チャージポンプ回路部２は、同じ容量のｎ個のコンデンサ（以下、フライバックコンデンサと呼ぶ）ＦＣ(１)〜ＦＣ(ｎ)と、チャージポンプ回路部２の出力電圧を安定化させるコンデンサ（以下、キャッチアップコンデンサと呼ぶ）Ｃ１と、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなる第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)及び第４スイッチ素子ＳＷＤとを備えている。

更に、チャージポンプ回路部２は、Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）からなる第５スイッチ素子ＳＷＥと、入力された制御信号に応じて切り換わる切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)とを備えている。なお、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が第１コンデンサをなし、キャッチアップコンデンサＣ１が第２コンデンサをなす。

チャージポンプ回路部２において、定電圧回路１０から定電圧Ｖａが入力される入力端ＩＮと接地電圧との間には、第４スイッチ素子ＳＷＤと、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)及び第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)が交互に接続された直列回路と、第５スイッチ素子ＳＷＥとが直列に接続されている。すなわち、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)と第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の直列回路において、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)を介してそれぞれ直列に接続されている。

ここで、第４スイッチ素子ＳＷＤとフライバックコンデンサＦＣ(１)との接続部をＰ(１)とし、ｊ＝１〜ｎ−１とすると、フライバックコンデンサＦＣ(ｊ)と第３スイッチ素子ＳＷＣ(ｊ)との接続部をＰ(２ｊ)とする。更に、フライバックコンデンサＦＣ(ｎ)と第５スイッチ素子ＳＷＥとの接続部をＰ(２ｎ)とする。一方、ｋ＝１〜ｎとすると、入力端ＩＮと接続部Ｐ(２ｋ)との間には第１スイッチ素子ＳＷＡ(ｋ)が対応して接続され、出力端ＯＵＴと接続部Ｐ(２ｋ−１)との間には第２スイッチ素子ＳＷＢ(ｋ)が対応して接続されている。

また、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)に対応して設けられている。例えば、切り換えスイッチＳＷＦ(ｊ)は、第３スイッチ素子ＳＷＣ(ｊ)に対応して設けられており、入力される制御信号に応じて、第３スイッチ素子ＳＷＣ(ｊ)のサブストレートゲート(バックゲート)に対するソース又はドレインへの接続の切り換えを行う。出力端ＯＵＴには、接地電圧との間にキャッチアップコンデンサＣ１と負荷回路１５が並列に接続されている。負荷回路１５は、例えばＬＥＤ１６、定電流回路１７及び抵抗１８の直列回路で形成されている。

第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)の各ゲートには、制御回路部４からの制御信号Ｓ１がそれぞれ入力され、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)の各ゲートには、制御回路部４からの制御信号Ｓ２がそれぞれ入力されている。また、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートには、制御回路部４からの制御信号Ｓ３がそれぞれ入力され、第４スイッチ素子ＳＷＤのゲートには、制御回路部４からの制御信号Ｓ４が入力され、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)には、制御回路部４からの制御信号Ｓ６がそれぞれ入力されている。

図２は、制御回路部４から出力される各信号例を示したタイミングチャートであり、図３〜図８は、図２の各信号の状態に対するチャージポンプ回路部２の動作例を示した等価回路図である。図２〜図８を用いて、チャージポンプ回路部２の動作について説明する。
制御回路部４は、クロック信号ＣＬＫがハイ（Ｈｉｇｈ）レベルである状態ａでは、制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ６をそれぞれハイレベルにし、制御信号Ｓ３，Ｓ４をロー（Ｌｏｗ）レベルにしている。

このような状態ａでは、図３で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオフして遮断状態であり、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンして導通状態である。更に、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)においてサブストレートゲートをソースに接続させる。状態ａでは、直列に接続された各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が入力された定電圧Ｖａで充電されるため、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は定電圧Ｖａの１／ｎの電圧にそれぞれ充電される。

次に、制御回路部３は、クロック信号ＣＬＫがローレベルに立ち下がると、直ちに、制御信号Ｓ３及びＳ４をハイレベルに立ち上げると共に制御信号Ｓ５及びＳ６をローレベルに立ち下げて、図２の状態ｂに遷移させる。状態ａから状態ｂに遷移すると、図４で示すように、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオフして遮断状態になる。同時に、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)においてサブストレートゲートをドレインに接続させる。状態ｂでは、すべてのスイッチ素子はオフして遮断状態になることから、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は、それぞれ定電圧Ｖａの１／ｎの電圧に充電されたままである。

次に、制御回路部３は、クロック信号ＣＬＫがローレベルに立ち下がってから、所定時間ｔ１後に制御信号Ｓ２を立ち下げて、図２の状態ｃに遷移させる。状態ｂから状態ｃに遷移すると、図５で示すように、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンして導通状態になる。状態ｃでは、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンし、他のスイッチ素子はそれぞれオフとなり、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側がそれぞれ出力端ＯＵＴに接続される。このとき、キャッチアップコンデンサＣ１の電圧が定電圧Ｖａよりも大きい場合、第４スイッチ素子ＳＷＤのドレイン電圧はソース電圧よりも大きくなるが、第４スイッチ素子ＳＷＤのサブストレートゲートはドレイン側に接続されているため、第４スイッチ素子ＳＷＤの寄生ダイオードを介して電流が流れることはない。

また、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、各ドレイン電圧はキャッチアップコンデンサＣ１の電圧と等しくなり、各ソース電圧はキャッチアップコンデンサＣ１の電圧よりもＶａ／ｎ低下した電圧になる。このため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、ドレイン電圧がソース電圧よりも大きくなるが、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によって、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)の各サブストレートゲートをそれぞれドレイン側に接続しているため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)の各寄生ダイオードを介して電流が流れることはない。

また、制御回路部３は、状態ｃに遷移してから所定時間ｔ２後に制御信号Ｓ１を立ち下げて、図２の状態ｄに遷移させる。状態ｃから状態ｄに遷移すると、図６で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)がそれぞれオンして導通状態になる。状態ｄでは、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンし、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオフしている。

このため、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の低電位側が入力端ＩＮに接続される。このことから、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の高電位側の電圧は、それぞれ定電圧Ｖａの（１＋１／ｎ）倍の電圧になる。該電圧でキャッチアップコンデンサＣ１は充電され、キャッチアップコンデンサＣ１の電圧も定電圧Ｖａの（１＋１／ｎ）倍の電圧まで上昇する。

次に、制御回路部３は、クロック信号ＣＬＫがハイレベルに立ち上がると、直ちに、制御信号Ｓ１及びＳ２をハイレベルに立ち上げて、図２の状態ｅに遷移させる。状態ｄから状態ｅに遷移すると、図７で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオフして遮断状態になる。状態ｅでは、すべてのスイッチ素子はオフし、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は、キャッチアップコンデンサＣ１に電荷を供給したため、充電電圧が定電圧Ｖａの１／ｎの電圧よりも低下している。

次に、制御回路部３は、クロック信号ＣＬＫがハイレベルに立ち上がってから、所定時間ｔ３後に制御信号Ｓ４を立ち下げると共に制御信号Ｓ５及びＳ６をそれぞれ立ち上げて、図２の状態ｆに遷移させる。状態ｅから状態ｆに遷移すると、図８で示すように、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンして導通状態になる。また、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のサブストレートゲートをソースに接続させる。

状態ｆでは、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンすることで、フライバックコンデンサＦＣ(１)の高電圧側は定電圧Ｖａと同電圧になるため、逆にフライバックコンデンサＦＣ(１)の低電圧側はＶａ／ｎよりも少し高い電圧になる。また、フライバックコンデンサＦＣ(ｎ)は、低電圧側は接地電圧になるため、逆に高電圧側はＶａ／ｎよりも少し低い電圧になる。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のソース電圧はドレイン電圧より高くなるため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各サブストレートゲートは、対応する切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によってドレイン側からソース側に切り換えて接続され、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各寄生ダイオードによる無効電流の発生を防止すると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止する。

また、制御回路部３は、状態ｆに遷移してから所定時間ｔ４後に制御信号Ｓ３を立ち下げて、図２の状態ａに遷移させる。状態ｆから状態ａに遷移すると、図３で示すように、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)がそれぞれオンして導通状態になる。

ここで、クロック信号ＣＬＫがローレベルに立ち下がってから、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)をそれぞれオンさせるタイミングと、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせるタイミングをずらしている理由について説明する。
キャッチアップコンデンサＣ１の高電圧側の電圧は、通常、入力電圧Ｖａより大きいことから、状態ａで各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)を充電するときに、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)のドレイン電圧がソース電圧より大きくなる。

このため、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートをソース側に接続しておくと、ＭＯＳトランジスタの寄生ダイオードに順方向の電流が流れ、無効電流が発生する。そこで、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートをそれぞれドレイン側に接続して、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)を充電するときには、ＭＯＳトランジスタの寄生ダイオードが逆方向になるようにすることで無効電流が流れることを防止している。

状態ｂから状態ｃに遷移する際に、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)が第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)よりも先にオンすると、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側の電圧が入力電圧Ｖａの（１＋１／ｎ）倍の電圧に上昇する。すると、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートがそれぞれドレイン側に接続されていることから、ソース側の電圧がドレイン側の電圧より高くなるためサブストレートゲートを介してそれぞれ無効電流が流れる。そこで、状態ｂから状態ｃに遷移する際に、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)を第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)よりも先にオンさせることで、このような無効電流の発生を防止することができる。

次に、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがオンするタイミングと第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)がオンするタイミングを、状態ｅから状態ｆに遷移するときと状態ｆから状態ａに遷移するときとでずらしている理由について説明する。
状態ｄでは、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、各ゲート電圧はほぼ入力電圧Ｖａであり、各ドレイン電圧は入力電圧Ｖａの約（１＋１／ｎ）倍の電圧になっているため、ゲート−ドレイン間の接合容量には、入力電圧Ｖａの１／ｎの電圧で充電されており、極性はドレインを基準にするとゲート側がマイナスになる。このような状態は状態ｅでも同じである。

状態ｅから状態ｆに遷移するときに、第５スイッチ素子ＳＷＥと第３スイッチ素子ＳＷＣ(１)〜(ｎ−１)がオンするタイミングを同じにすると、第５スイッチ素子ＳＷＥがオンすることによって、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)と第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のドレインとの接続部の電圧が入力電圧Ｖａの約１／ｎに低下する。このため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、ゲート−ドレイン間の接合容量に充電されている電荷の影響でゲート電圧が低下しようとする。

このとき、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をそれぞれオンさせるために、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートにハイレベルからローレベルに変化する信号をそれぞれ入力すると、前述したゲート−ドレイン間の接合容量に充電されている電荷の影響でオーバドライブとなり、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲート電圧は瞬間的にマイナス電圧になる。

すると、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のゲートを駆動する制御回路部４の出力回路は、通常ＣＭＯＳ構成になっているため、出力回路を構成しているＮＭＯＳトランジスタのベース基板に無効電流が流れ、該ＮＭＯＳトランジスタの寄生トランジスタがオンしてラッチアップの発生要因となる。該ラッチアップの発生を防ぐために、制御回路部４は、第５スイッチ素子ＳＷＥがオンしてから所定時間ｔ４が経過した後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をオンさせるようにする。

次に、図９は、制御回路部４の回路例を示した図であり、図９を用いて制御回路部４の動作例についてもう少し詳細に説明する。
図９において、制御回路部４は、３入力のＮＡＮＤ回路２１、４入力のＮＡＮＤ回路２２、３入力のＡＮＤ回路２３、４入力のＯＲ回路２４、２入力のＯＲ回路２５、インバータ２６，２７、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５で構成されている。

クロック信号発生回路部３からのクロック信号ＣＬＫが、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２３及びＯＲ回路２４，２５の対応する入力端にそれぞれ入力されている。ＯＲ回路２５の出力信号は第１遅延回路Ｄ１で所定時間遅延され制御信号Ｓ１として出力され、ＯＲ回路２４の出力信号は第２遅延回路Ｄ２で所定時間遅延され制御信号Ｓ２として出力される。また、制御信号Ｓ１は、ＮＡＮＤ回路２１，２２及びＡＮＤ回路２３の対応する入力端にそれぞれ出力され、制御信号Ｓ２は、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２３及びＯＲ回路２５の対応する入力端に出力されている。

ＮＡＮＤ回路２１及びＡＮＤ回路２３は、クロック信号ＣＬＫ及び制御信号Ｓ１，Ｓ２がそれぞれ入力され、ＮＡＮＤ回路２１の出力信号は第４遅延回路Ｄ４で所定時間遅延され制御信号Ｓ４として出力される。また、ＡＮＤ回路２３の出力信号は、第５遅延回路Ｄ５で所定時間遅延され制御信号Ｓ５として出力される。制御信号Ｓ４は、インバータ２６で信号レベルが反転され、制御信号Ｓ４ＢとしてＯＲ回路２４の対応する入力端に出力される。また、制御信号Ｓ５は、ＮＡＮＤ回路２２及びＯＲ回路２４のそれぞれ対応する入力端に出力される。

ＮＡＮＤ回路２２には、クロック信号ＣＬＫ及び制御信号Ｓ１，Ｓ２，Ｓ５がそれぞれ入力され、ＮＡＮＤ回路２２の出力信号は、制御信号Ｓ６として出力されると共に、第３遅延回路Ｄ３で所定時間遅延され制御信号Ｓ３として出力される。制御信号Ｓ３は、インバータ２７で信号レベルが反転され、制御信号Ｓ３ＢとしてＯＲ回路２４の対応する入力端に出力される。ＯＲ回路２４には、クロック信号ＣＬＫ及び制御信号Ｓ３Ｂ，Ｓ４Ｂ，Ｓ５がそれぞれ入力され、ＯＲ回路２４の出力信号は、第２遅延回路Ｄ２で所定時間遅延され制御信号Ｓ２として出力される。また、ＯＲ回路２５には、クロック信号ＣＬＫ及び制御信号Ｓ２がそれぞれ入力され、ＯＲ回路２５の出力信号は、第１遅延回路Ｄ１で所定時間遅延され制御信号Ｓ１として出力される。

図２の状態ｂの期間である所定時間ｔ１は第２遅延回路Ｄ２の遅延時間によって決まり、図２の状態ｃの期間である所定時間ｔ２は第１遅延回路Ｄ１の遅延時間によって決まる。また、図２の状態ｅの期間である所定時間ｔ３は第４遅延回路Ｄ４及び第５遅延回路Ｄ５の各遅延時間によって決まり、図２の状態ｆの期間である所定時間ｔ４は第３遅延回路Ｄ３の遅延時間によって決まる。第１遅延回路Ｄ１から第５遅延回路Ｄ５は、対応する制御信号Ｓ１〜Ｓ５をアサートさせる場合のみ遅延動作を行うようにすればよく、その他の場合では遅延動作を行わなくともよい。また、第１遅延回路Ｄ１から第５遅延回路Ｄ５は、クロック信号ＣＬＫに同期したスイッチングタイミングにおいて、先にオン又はオフするスイッチ素子が完全にオン又はオフする時間以上になるようにそれぞれの遅延時間が設定される。

しかし、チャージポンプ回路部２における各スイッチ素子のオン／オフする動作時間が、図９の制御回路部４における組み合わせ論理回路が有する遅延時間よりも高速である場合は、第１遅延回路Ｄ１から第５遅延回路Ｄ５の各遅延回路はなくてもよい。第１遅延回路Ｄ１から第５遅延回路Ｄ５の各遅延回路において、これらのような条件を満たしている場合は、同じ遅延時間に設定するようにしてもよく、チャージポンプ回路部２における各スイッチ素子におけるゲート容量（ゲート−ソース間、ゲート−ドレイン間及びゲート−バルク間の各容量の合計）による遅延差を考慮して異なる遅延時間に設定するようにしてもよい。

図１０は、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回路例を示した図である。
図１０において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２の各ゲートに入力される信号Ｓｉがハイレベルに立ち上がると、ＰＭＯＳトランジスタ３１はオフして遮断状態となり、ＮＭＯＳトランジスタ３２はオンする。このため、コンデンサ３３に充電されていた電荷がＮＭＯＳトランジスタ３２によって放電され、インバータ３４の入力端は直ちにローレベルとなり、入力信号Ｓｉが遅延されることなく出力信号Ｓｏとして出力される。

これに対して、入力信号Ｓｉがローレベルに立ち下がると、ＰＭＯＳトランジスタ３１がオンしてＮＭＯＳトランジスタ３２がオフする。このため、コンデンサ３３は、抵抗３５を介して充電されることから、該充電に要する時間だけ遅延して出力信号Ｓｏがローレベルになる。このようなことから、図１０の遅延回路は、入力信号Ｓｉが立ち上がるときには遅延せずに出力信号Ｓｏが立ち上がり、入力信号Ｓｉが立ち下がるとコンデンサ３３の容量及び抵抗３５の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち下がる。すなわち、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４は、コンデンサ３３の容量及び抵抗３５の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。

図１１は、第５遅延回路Ｄ５の回路例を示した図である。
図１１において、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２の各ゲートに入力される信号Ｓｉがローレベルに立ち下がると、ＮＭＯＳトランジスタ４２はオフして遮断状態となり、ＰＭＯＳトランジスタ４１はオンする。このため、インバータ４４の入力端は直ちにハイレベルとなり、入力信号Ｓｉが遅延されることなく出力信号Ｓｏとして出力される。

これに対して、入力信号Ｓｉがハイレベルになると、ＰＭＯＳトランジスタ４１がオフしてＮＭＯＳトランジスタ４２がオンする。このため、コンデンサ４３には、抵抗４５を介して充電されることから、該充電に要する時間だけ遅延して出力信号Ｓｏがハイレベルになる。このようなことから、図１１の遅延回路は、入力信号Ｓｉが立ち下がるときには遅延せずに出力信号Ｓｏが立ち下がり、入力信号Ｓｉが立ち上がるとコンデンサ４３の容量及び抵抗４５の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち上がる。すなわち、第５遅延回路Ｄ５は、コンデンサ４３の容量及び抵抗４５の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。

図１２は、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５の他の回路例を示した図である。
図１２において、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５３の各ゲートに入力される信号Ｓｉがハイレベルに立ち上がると、ＰＭＯＳトランジスタ５１はオフして遮断状態となり、ＮＭＯＳトランジスタ５３はオンする。このため、ＮＭＯＳトランジスタ５４はオフして遮断状態になり、コンデンサ５６に充電されていた電荷がＮＭＯＳトランジスタ５３によって放電されると共にコンデンサ５５は抵抗５７を介して充電される。このことから、ＰＭＯＳトランジスタ５２は、コンデンサ５５の充電に要する時間だけ遅延してオンし出力信号Ｓｏが立ち上がる。

これに対して、入力信号Ｓｉがローレベルに立ち下がると、ＰＭＯＳトランジスタ５１がオンしてＮＭＯＳトランジスタ５３がオフする。このため、ＰＭＯＳトランジスタ５２はオフして遮断状態になり、コンデンサ５５に充電されていた電荷がＰＭＯＳトランジスタ５１によって放電されると共にコンデンサ５６は抵抗５７を介して充電される。このことから、ＮＭＯＳトランジスタ５４は、コンデンサ５６の充電に要する時間だけ遅延してオンし出力信号Ｓｏが立ち下がる。この回路の場合、ＮＭＯＳトランジスタ５４とＰＭＯＳトランジスタ５２が同時にオンする期間がないため、これらを通して流れる貫通電流がほとんどないという利点があるが、出力が一時的にハイインピーダンス状態になるという問題も有している。

このようなことから、図１２の遅延回路は、入力信号Ｓｉが立ち上がったときにはコンデンサ５５の容量及び抵抗５７の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち上がる。また、図１２の遅延回路は、入力信号Ｓｉが立ち下がったときにはコンデンサ５６の容量及び抵抗５７の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち下がる。すなわち、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５は、コンデンサ５５，５６の各容量及び抵抗５７の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。

一方、図１０〜図１２で示した各遅延回路において、遅延時間の設定に使用される抵抗は、該遅延回路をＩＣ化する場合、ポリシリコン、Ｎ＋拡散又はＰ＋拡散等で作ることができる。また、遅延回路の遅延時間を精度よくする場合は、トリミング抵抗をトリミングして遅延時間の設定を行う。遅延時間の設定に使用されるコンデンサは、ＭＯＳトランジスタのゲート容量を利用することもできる。

また、図１のチャージポンプ回路１において、ｎ＝２にすると図１３のようになる。なお、図１及び図１３では、負荷回路１５として１つのＬＥＤ１６を有する場合を例にして示したが、複数のＬＥＤを有する場合においても同様であり、この場合、図１及び図１３において、出力端ＯＵＴと接地電圧との間に、複数の負荷回路１５が並列に接続される。

このように、本第１の実施の形態におけるチャージポンプ回路は、直列に接続されたフライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の高電圧側から入力端ＩＮに電流が逆流しないように、サブストレートゲートがドレインに接続された第４スイッチ素子ＳＷＤを設けると共に、キャッチアップコンデンサＣ１の高電圧側から、直列に接続されたフライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)に電流が逆流しないように、サブストレートゲートがドレインに接続された第２スイッチ素子ＳＷＢ(１)を設けるようにした。このことから、ダイオードを使用することなくコンデンサの高電圧側から電流が逆流しないようにすることができ、ダイオードの順方向電圧による電圧降下をなくすことができる。

また、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ−１)を入力電圧Ｖａで充電する場合、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥをオンさせた後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をオンさせるようにした。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のゲートを駆動する制御回路部４の出力回路を構成しているＮＭＯＳトランジスタのベース基板に無効電流が流れることを防止することができ、該ＮＭＯＳトランジスタの寄生トランジスタがオンしてラッチアップが発生することを防止できる。

また、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ−１)に充電された電圧を出力端ＯＵＴに出力する場合、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によって第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)のサブストレートゲートをドレイン側に接続させた後、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせてから第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)をオンさせるようにした。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、寄生ダイオードを介して無効電流が流れることを防止できると共に、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、ソース側の電圧がドレイン側の電圧よりも高くなるようにすることができ、サブストレートゲートを介して無効電流が流れることを防止できる。

本発明の第１の実施の形態におけるチャージポンプ回路の例を示した回路図である。 図１の制御回路部４から出力される各信号例を示したタイミングチャートである。 図２の状態ａに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図２の状態ｂに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図２の状態ｃに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図２の状態ｄに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図２の状態ｅに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図２の状態ｆに対するチャージポンプ回路部２の動作例を示した等価回路図である。 図１における制御回路部４の回路例を示した図である。 図９における第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回路例を示した図である。 図９における第５遅延回路Ｄ５の回路例を示した図である。 図９における第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５の他の回路例を示した図である。 ｎ＝２における図１のチャージポンプ回路１の回路例を示した図である。

符号の説明

１ チャージポンプ回路
２ チャージポンプ回路部
３ クロック信号発生回路部
４ 制御回路部
１０ 定電圧回路
１５ 負荷回路
ＳＷＡ(１)〜ＳＷＡ(ｎ) 第１スイッチ素子
ＳＷＢ(１)〜ＳＷＢ(ｎ) 第２スイッチ素子
ＳＷＣ(１)〜ＳＷＣ(ｎ−１) 第３スイッチ素子
ＳＷＤ 第４スイッチ素子
ＳＷＥ 第５スイッチ素子
ＳＷＦ(１)〜ＳＷＦ(ｎ−１) 切り換えスイッチ
ＦＣ(１)〜ＦＣ(ｎ) フライバックコンデンサ
Ｃ１ キャッチアップコンデンサ

Claims (5)

1. 複数の第１コンデンサと、
   対応する該第１コンデンサにおける充電時の低電圧側と正側電源入力端とをそれぞれ接続する各第１ＭＯＳスイッチ素子と、
   対応する前記第１コンデンサにおける充電時の高電圧側と出力端とをそれぞれ接続する各第２ＭＯＳスイッチ素子と、
   前記各第１コンデンサを直列に接続する各第３ＭＯＳスイッチ素子と、
   前記各第１コンデンサと該各第３ＭＯＳスイッチ素子との直列回路の一端を前記正側電源入力端に接続する第４ＭＯＳスイッチ素子と、
   前記各第１コンデンサと該各第３ＭＯＳスイッチ素子との直列回路の他端を負側電源入力端に接続する第５ＭＯＳスイッチ素子と、
   前記各第１コンデンサを充電して得られる電圧で充電される第２コンデンサと、
   所定のクロック信号に応じて前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子のスイッチング制御をそれぞれ行う制御回路部と、
   を備える、前記正側電源入力端に入力された入力電圧を昇圧して前記出力端から出力するチャージポンプ回路と、
   該チャージポンプ回路から電流が供給される負荷と接地との間に抵抗を介して接続され、デジタル入力値からアナログ値に変換された変換値が入力されるアンプの出力がゲートに入力された出力ＭＯＳトランジスタを有する定電流回路と、
   を備え、
   前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間ｔ４が経過すると各第３ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にすることを特徴とする半導体装置。
2. 前記各第２ＭＯＳスイッチ素子は、前記第２コンデンサから対応する第１コンデンサに流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなると共に、前記第４ＭＯＳスイッチ素子は、第１コンデンサから前記正側電源入力端に流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなることを特徴とする請求項１記載の半導体装置。
3. 前記各第３ＭＯＳスイッチ素子は、それぞれＭＯＳトランジスタからなり、対応する該ＭＯＳトランジスタのサブストレートゲートを該ＭＯＳトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備え、制御回路部は、前記所定のクロック信号に応じて該各切り換えスイッチの切り換え制御をそれぞれ行うことを特徴とする請求項１又は２記載の半導体装置。
4. 前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１ＭＯＳスイッチ素子、各第２ＭＯＳスイッチ素子、各第３ＭＯＳスイッチ素子、第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４ＭＯＳスイッチ素子及び第５ＭＯＳスイッチ素子をそれぞれオンさせて導通状態にすると共に、前記各切り換えスイッチの切り換えを行うことを特徴とする請求項３記載の半導体装置。
5. 前記制御回路部は、前記所定時間ｔ３が経過すると、各切り換えスイッチに対して、前記正側電源入力端に入力された電圧による電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートの接続を切り換えることを特徴とする請求項４記載の半導体装置。

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